Table of Contents
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1
Sleep Modes versus Active Mode (Summary)
2
Initiators to Deep Sleep −> Big Sleep Transition
3
Initiators of Deep Sleep −> Awake Transition
4
ULPD Output Clocks Description
5
Clock Request to Clock Available Latencies
6
Latencies for Each Peripheral Clock
7
ULPD Registers
8
Counter 32 LSB Register (COUNTER_32_LSB_REG)
9
Counter 32 MSB Register (COUNTER_32_MSB_REG)
10
Counter High-Frequency LSB Register (COUNTER_HIGH_FREQ_LSB_REG)
11
Counter High-Frequency MSB Register (COUNTER_HIGH_FREQ_MSB_REG)
12
Gauging Control Register (GAUGING_CTRL_REG)
13
Interrupt Status Register (IT_STATUS_REG)
14
Reserved Register (RESERVED)
15
Reserved Register (RESERVED)
16
Setup Analog Cell3 ULPD1 Register (SETUP_ANALOG_CELL3_REG)
17
Setup Analog Cell2 ULPD1 Register (SETUP_ANALOG_CELL2_REG)
18
Setup Analog Cell1 ULPD1 Register (SETUP_ANALOG_CELL1_REG)
19
Clock Control Register (CLOCK_CTRL_REG)
20
Software Request Register (SOFT_REQ_REG)
21
Counter 32 FIQ Register (COUNTER_32_FIQ_REG)
22
Reserved Register (RESERVED)
23
Status Request Register (STATUS_REQ_REG)
24
PLL Division Register (PLL_DIV_REG)
25
Reserved Register (RESERVED_48)
26
ULPD PLL Control Status Register (ULPD_PLL_CTRL_STATUS)
27
Power Control Register (POWER_CTRL_REG)
28
Status Request Register 2 (STATUS_REQ_REG2)
29
Sleep Status Register (SLEEP_STATUS)
30
Setup Analog Cell4 ULPD1 Register (SETUP_ANALOG_CELL4_REG)
31
Setup Analog Cell5 ULPD1 Register (SETUP_ANALOG_CELL5_REG)
32
Setup Analog Cell6 ULPD1 Register (SETUP_ANALOG_CELL6_REG)
33
Software Disable Request Register (SOFT_DISABLE_REQ_REG)
34
Reset Status Register (RESET_STATUS)
35
Revision Number Register (REVISION_NUMBER)
36
SDW Clock Divider Control Select Register (SDW_CLK_DIV_CTRL_SEL)
12
OMPA5912
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SPRU753A
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