Table of Contents
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1
ULPD and Clock Domains in OMAP5912
2
Assertion of LOW_PWR
3
Release of LOW_PWR
4
Behavior of LOW_PWR in RESET_MODE 0
5
Control of OMAP5912 Low-Power Output by ULPD POWER_CTRL_REG
6
Simplified State Diagram of the ULPD FSM1
7
2OMAP3.2-Initiated Wake-up Sequence
8
Wake-up Sequence in Case of Warm Reset
9
Sleep Sequence
10
Basic Diagram of the ULPD Output and Input Clocks
11
Timing Diagram for Clock Request to Clock Available Latency
12
Power-up Sequence in Oscillator Mode
13
Power-up Sequence in External Clock Mode
14
OMAP3.2 Input Reset Generation
15
ULPD_PLL Clock Management
16
RST_HOST_OUT Activation on PWRON_RESET
17
RST_HOST_OUT Activation on BFAIL/EXTFIQ and SW_SHUTDOWN
18
Functional Block Diagram of Gauging
19
OMAP5912 Power Domains
20
OMAP5912 Clock Domains
21
OMAP3.2 Clock Generation
22
Total Automatic RNG Shutdown
23
Partial RNG Shut Down
24
OMAP5912 Shutdown Request Management
25
OMAP5912 Wake-Up Management
26
Software Control of the LOW_PWR Signal
27
Transition Flow
28
OMAP 5912 State OFF
29
OMAP 5912 State ON
30
Behavior of LOW_PWR Signal
31
Assertion of the LOW_PWR Signal
32
Release of the LOW_PWR Signal
33
Power Mode Transitions
SPRU753A
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Figures
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OMPA5912
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