Table of Contents
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Contents
3.2.15 External Device Reset Control
3.2.16 Dynamic Auto Idle and System Idle Synchronization
3.2.17 Abort Management
3.2.18 EMIFS Boot Mode
3.3
EMIFF Programming
3.3.1
Main Features
3.3.2
Initialization Sequence
3.3.3
Memory Mode Registers
3.3.4
EMIFF SDRAM Configuration
3.3.5
EMIFF Configuration Power−Down Considerations
3.3.6
Command Table
3.3.7
SDRAM Interface ac Parameters
3.3.8
DLL Control for DDR SDRAM Support
3.3.9
Page-Closing Strategy
3.4
OCP-I Programming
3.4.1
Address and Command Fault Registers
3.4.2
Abort Type Register
3.4.3
Protection Register
3.5
Traffic Controller Registers
3.6
EMIFS Registers
3.7
EMIFF Registers
3.8
OCPI Registers
3.9
Priority Algorithms
4
Clock Generation and Reset Management
4.1
Overview
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4.2
OMAP3.2 Clock Generation
4.2.1
Clock Generation Modes
Fully Synchronous Mode
Synchronous Scalable Mode
Mix Modes
Bypass Mode
4.2.2
DPLL
DPLL Modes
Synthesizing a Clock
4.2.3
MPU Clock Domain
4.2.4
DSP Clock Domain
4.2.5
Traffic Controller Clock Domain
4.3
Power-Saving Modes and Wake-Up Control
4.3.1
MPU Idle Control
4.3.2
DSP Idle Control
4.3.3
Traffic Controller, System DMA Controller, and MPU TIPB Bridges Idle
Control
Traffic Controller Idle Control
10
OMAP5912
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SPRU749A
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Chapters
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