STMicroelectronics SPC572L series Reference Manual page 86

List of figures RM0400
Figure 970. HALT0 Mode Configuration Register (ME_HALT0_MC) . . . . . . . . . . . . . . . . . . . . . . . . 1618
Figure 971. STOP0 Mode Configuration Register (ME_STOP0_MC) . . . . . . . . . . . . . . . . . . . . . . . . 1619
Figure 972. Peripheral Status Register 0 (ME_PS0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1621
Figure 973. Peripheral Status Register 1 (ME_PS1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1621
Figure 974. Peripheral Status Register 2 (ME_PS2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1622
Figure 975. Peripheral Status Register 3 (ME_PS3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1622
Figure 976. Peripheral Status Register 4 (ME_PS4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1623
Figure 977. Run Peripheral Configuration Registers (ME_RUN_PC0...7) . . . . . . . . . . . . . . . . . . . . 1623
Figure 978. Low-Power Peripheral Configuration Registers (ME_LP_PC0...7) . . . . . . . . . . . . . . . . 1624
Figure 979. Peripheral Control Registers (ME_PCTLn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1625
Figure 980. Core Status Register (ME_CS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1626
Figure 981. Core Control Register (ME_CCTL0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1627
Figure 982. Core Control Registers (ME_CADDR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1628
Figure 983. MC_ME Mode Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1630
Figure 984. MC_ME Transition Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1640
Figure 985. MC_ME application example flow diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1644
Figure 986. e200z215An3 debug resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1648
Figure 987. DVC1, DVC2 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1657
Figure 988. Debug Control Register 0 (DBCR0) register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1657
Figure 989. DBCR1 register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1660
Figure 990. DBCR2 register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1662
Figure 991. DBCR4 register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1665
Figure 992. DBCR5 register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1668
Figure 993. DBCR6 register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1669
Figure 994. DBCR7 register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1671
Figure 995. DBCR8 register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1673
Figure 996. Debug Status Register (DBSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1675
Figure 997. Debug Data Effective Address Register (DDEAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1676
Figure 998. External Debug Resource Allocation Control (EDBRAC0) register . . . . . . . . . . . . . . . . 1677
Figure 999. Debug Event Select register (DEVENT) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1685
Figure 1000.Debug Data Acquisition Message (DDAM) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1686
Figure 1001.External Debug Control Register 0 (EDBCR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1689
Figure 1002.External Debug Status Register 0 (EDBSR0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1690
Figure 1003.External Debug Status Register Mask 0 (EDBSRMSK0) . . . . . . . . . . . . . . . . . . . . . . . . 1692
Figure 1004.External Debug Data Effective Address Register (EDDEAR). . . . . . . . . . . . . . . . . . . . . 1694
Figure 1005.OnCE TAP controller and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1695
Figure 1006.OnCE controller implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1696
Figure 1007.OnCE Controller and Serial Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1700
Figure 1008.OnCE Status register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1700
Figure 1009.OnCE Command (OCMD) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1702
Figure 1010.OnCE Control Register (OCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1705
Figure 1011.CPU Scan Chain Register (CPUSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1710
Figure 1012.Control State Register (CTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1711
Figure 1013.DCI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1721
Figure 1014.DCI in a standard configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1722
Figure 1015.DCI debug control mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1725
Figure 1016.DCI debug signal generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1726
Figure 1017.DCI EVTO management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1727
Figure 1018.DCI EVTO timing diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1728
Figure 1019.DCI control register (DCI_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1729
Figure 1020.JTAG (IEEE 1149.1) block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1731
Figure 1021.6-bit instruction register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1734
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