STMicroelectronics SPC572L series Reference Manual page 80

List of figures RM0400
Figure 658. Ping Status Register (PISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1247
Figure 659. Data frame Status Register (DFSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1248
Figure 660. Tx Interrupt Status Register (TISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1249
Figure 661. Rx Interrupt Status Register (RISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1250
Figure 662. Rx ICLC Interrupt Status Register (RIISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1251
Figure 663. PLL and LVDS Status Register (PLLLSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1253
Figure 664. Unsolicited Rx Status Register (UNSRSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1254
Figure 665. Unsolicited Rx Data Registers (UNSRDR8-UNSRDR0) . . . . . . . . . . . . . . . . . . . . . . . . 1254
Figure 666. Top Level Receive Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1258
Figure 667. Hunt Correlation mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1259
Figure 668. High Speed 4 Phase Clock Alignment Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1259
Figure 669. Low speed 4 phase clock alignment example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1260
Figure 670. Samplers, each Sampler has 3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1262
Figure 671. Sampler 5 Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1263
Figure 672. Extracting Header and Payload from the 16-bit output from Auto-correlation. . . . . . . . . 1264
Figure 673. Transmit Controller Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1266
Figure 674. Example of Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1268
Figure 675. CTS generation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1270
Figure 676. Rx LoopBack mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1277
Figure 677. Rx LVDS LoopBack mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1278
Figure 678. Tx LoopBack mode without automatic frame generation . . . . . . . . . . . . . . . . . . . . . . . . 1279
Figure 679. Automatic Loopback Test status signal timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1280
Figure 680. Tx LoopBack mode with automatic frame generation. . . . . . . . . . . . . . . . . . . . . . . . . . . 1281
Figure 681. Tx LVDS Loopback (external) mode with automatic frame generation. . . . . . . . . . . . . . 1282
Figure 682. LFAST module clock domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1287
Figure 683. External clock muxing of lfast_sysclk . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1288
Figure 684. External clock muxing of lfast_sysclk of 20/26 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1289
Figure 685. External clock muxing of lfast_sysclk of 10 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1289
Figure 686. Slow speed 4 phases generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1290
Figure 687. Clock Enables and Clock Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1290
Figure 688. Transmit Clocks Muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1292
Figure 689. FEC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1294
Figure 690. Interrupt Event Register (EIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1303
Figure 691. Ethernet Interrupt Mask Register (EIMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1304
Figure 692. Receive Descriptor Active Register (RDAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1306
Figure 693. Transmit Descriptor Active Register (TDAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1306
Figure 694. Ethernet Control Register (ECR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1307
Figure 695. MII Management Frame Register (MMFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1308
Figure 696. MII Speed Control Register (MSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1309
Figure 697. MIB Control Register (MIBC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1310
Figure 698. Receive Control Register (RCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1311
Figure 699. Transmit Control Register (TCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1312
Figure 700. Physical Address Lower Register (PALR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1313
Figure 701. Physical Address Upper Register (PAUR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1314
Figure 702. Opcode/Pause Duration Register (OPD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1314
Figure 703. Descriptor Individual Upper Address Register (IAUR) . . . . . . . . . . . . . . . . . . . . . . . . . . 1315
Figure 704. Descriptor Individual Lower Address Register (IALR). . . . . . . . . . . . . . . . . . . . . . . . . . . 1315
Figure 705. Descriptor Group Upper Address Register (GAUR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1316
Figure 706. Descriptor Group Lower Address Register (GALR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1316
Figure 707. Transmit FIFO Watermark Register (TFWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1317
Figure 708. FIFO Receive Bound Register (FRBR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1317
Figure 709. FIFO Receive Start Register (FRSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1318
80/2058 DocID027809 Rev 4