STMicroelectronics SPC572L series Reference Manual page 67

RM0400
List of figures
Figure 1. Key to register fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
Figure 2. Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Figure 3. Periphery allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Figure 4. SPC572Lx flash memory block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Figure 5. Flash memory segmentation and read-while-write partitioning. . . . . . . . . . . . . . . . . . . . . 104
Figure 6. Crossbar switch integration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Figure 7. SMPU_0 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Figure 8. Peripheral bridge configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Figure 9. IAHB Burst Enable 2 (IAHB_BE2) register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Figure 10. Interrupt timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Figure 11. DMA controller configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Figure 12. DMA channel multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
Figure 13. PIT configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Figure 14. LFAST and SIPI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Figure 15. DSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Figure 16. DSPI Module Configuration Register (DSPIx_MCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Figure 17. Boot header configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Figure 18. PASS_LOCK0_PGn register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Figure 19. PASS_LOCK1_PGn register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Figure 20. PASS_LOCK2_PGn register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Figure 21. PASS_LOCK3_PGn register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
Figure 22. Debug and calibration architecture for SPC572Lx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Figure 23. Reset Generation Module Reset Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
Figure 24. Boot-up sequence part A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
Figure 25. Boot-up sequence part B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
Figure 26. Boot-up sequence, part C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
Figure 27. Boot-up sequence, part D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
Figure 28. DCF record structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
Figure 29. DCF start record . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
Figure 30. DCF stop record . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Figure 31. Appending DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
Figure 32. UTEST Miscellaneous DCF Client . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Figure 33. Device power management framework . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Figure 34. Device PMC block diagram (simplified) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Figure 35. Device high voltage power-ground network . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Figure 36. Device low voltage power-ground network . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Figure 37. Internal LVD and HVD in configuration example during power-up . . . . . . . . . . . . . . . . . . 226
Figure 38. Example of VDD_LV power-up sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Figure 39. Threshold variation during power-up sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
Figure 40. VDD_HV monitored voltages during power-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
Figure 41. Threshold variation during power-up sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
Figure 42. DCI EVTx pin multiplexing control register (DCI_PINCR). . . . . . . . . . . . . . . . . . . . . . . . . 240
Figure 43. NAR block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Figure 44. e200z215An3 Supervisor Mode Programmer's Model SPRs . . . . . . . . . . . . . . . . . . . . . . 261
Figure 45. e200z215An3 Supervisor Mode Programmer's Model DCRs and PMRs. . . . . . . . . . . . . 262
Figure 46. e200z215An3 User Mode Programmer's Model SPRs. . . . . . . . . . . . . . . . . . . . . . . . . . . 263
Figure 47. e200z215An3 User Mode Programmer's Model PMRs . . . . . . . . . . . . . . . . . . . . . . . . . . 263
Figure 48. EFPU Status and Control Register (SPEFSCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
DocID027809 Rev 4
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