STMicroelectronics SPC572L series Reference Manual page 70

List of figures
Figure 147. TCD Last Destination Address Adjustment/Scatter Gather Address
(DMA_TCDn_DLASTSGA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
Figure 148. TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Enabled)
(DMA_TCDn_BITER_ELINKYES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
Figure 149. TCD Beginning Minor Loop Link, Major Loop Count (Channel Linking Disabled)
(DMA_TCDn_BITER_ELINKNO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
Figure 150. TCD Control and Status (DMA_TCDn_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
Figure 151. DMA operation, part 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
Figure 152. DMA operation, part 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
Figure 153. DMA operation, part 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
Figure 154. Example of multiple loop iterations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
Figure 155. Memory array terms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
Figure 156. DMAMUX block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
Figure 157. Channel Configuration register (DMAMUX_CHCFGn) . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
Figure 158. DMAMUX triggered channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
Figure 159. DMAMUX channel triggering: normal operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
Figure 160. DMAMUX channel triggering: ignored trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
Figure 161. Clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
Figure 162. SPC572Lx PLL digital interface block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Figure 163. Clock distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
Figure 164. Device LFAST clocking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
Figure 165. Device Ethernet clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
Figure 166. Sigma-Delta ADC clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
Figure 167. SYSCLK/EXTCLK/REF_CLK pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
Figure 168. CMU0 block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
Figure 169. Loss of clock logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477
Figure 170. PLL Control Register (PLLCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
Figure 171. PLL Status Register (PLLSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
Figure 172. PLL Divider Register (PLLDV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
Figure 173. Clock Monitor Unit diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
Figure 174. CMU Control Status Register (CMU_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
Figure 175. CMU Frequency Display Register (CMU_FDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489
Figure 176. CMU High Frequency Reference Register CLKMN1 (CMU_HFREFR) . . . . . . . . . . . . . . 490
Figure 177. CMU Low Frequency Reference Register CLKMN1 (CMU_LFREFR) . . . . . . . . . . . . . . . 491
Figure 178. CMU Interrupt Status Register (CMU_ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
Figure 179. CMU Measurement Duration Register (CMU_MDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
Figure 180. MC_CGMblock diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
Figure 181. PCS Switch Duration Register (CGM_PCS_SDUR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
Figure 182. PCS Divider Change Register 1 (CGM_PCS_DIVC1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
Figure 183. PCS Divider Start Register 1 (CGM_PCS_DIVS1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
Figure 184. PCS Divider End Register 1 (CGM_PCS_DIVE1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
Figure 185. PCS Divider Change Register 2 (CGM_PCS_DIVC2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
Figure 186. PCS Divider Start Register 2 (CGM_PCS_DIVS2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
Figure 187. PCS Divider End Register 2 (CGM_PCS_DIVE2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
Figure 188. PCS Divider Change Register 3 (CGM_PCS_DIVC3) . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
Figure 189. PCS Divider Start Register 3 (CGM_PCS_DIVS3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
Figure 190. PCS Divider End Register 3 (CGM_PCS_DIVE3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
Figure 191. System Clock Select Status Register (CGM_SC_SS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Figure 192. System Clock Divider 0 Configuration Register (CGM_SC_DC0) . . . . . . . . . . . . . . . . . . 507
Figure 193. System Clock Divider 1 Configuration Register (CGM_SC_DC1) . . . . . . . . . . . . . . . . . . 508
Figure 194. Auxiliary Clock 0 Select Control Register (CGM_AC0_SC) . . . . . . . . . . . . . . . . . . . . . . . 508
Figure 195. Auxiliary Clock 0 Select Status Register (CGM_AC0_SS) . . . . . . . . . . . . . . . . . . . . . . . . 509
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