ST STM32L4+ Series Reference Manual page 54

Contents
54.6.2
54.6.3
54.6.4
54.6.5
54.6.6
54.6.7
54.7 Ultra-high-speed phase I (UHS-I) voltage switch . . . . . . . . . . . . . . . . . .2011
54.8 SDMMC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2015
54.9 SDMMC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2017
54.9.1
54.9.2
54.9.3
54.9.4
54.9.5
54.9.6
54.9.7
54.9.8
54.9.9
54.9.10 SDMMC data counter register (SDMMC_DCNTR) . . . . . . . . . . . . . . 2026
54.9.11 SDMMC status register (SDMMC_STAR) . . . . . . . . . . . . . . . . . . . . . 2027
54.9.12 SDMMC interrupt clear register (SDMMC_ICR) . . . . . . . . . . . . . . . . 2030
54.9.13 SDMMC mask register (SDMMC_MASKR) . . . . . . . . . . . . . . . . . . . . 2032
54.9.14 SDMMC acknowledgment timer register (SDMMC_ACKTIMER) . . . 2035
54.9.15 SDMMC data FIFO registers x (SDMMC_FIFORx) . . . . . . . . . . . . . . 2035
54.9.16 SDMMC DMA control register (SDMMC_IDMACTRLR) . . . . . . . . . . 2036
54.9.17 SDMMC IDMA buffer size register (SDMMC_IDMABSIZER) . . . . . . 2037
54.9.18 SDMMC IDMA buffer 0 base address register
54.9.19 SDMMC IDMA buffer 1 base address register
54.9.20 SDMMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2039
55 Controller area network (bxCAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2042
55.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2042
55.2 bxCAN main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2042
55.3 bxCAN general description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2043
55.3.1
54/2301
CMD12 send timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2001
Sleep (CMD5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2004
Interrupt mode (Wait-IRQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2005
Boot operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2006
Response R1b handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2009
Reset and card cycle power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2010
SDMMC power control register (SDMMC_POWER) . . . . . . . . . . . . . 2017
SDMMC clock control register (SDMMC_CLKCR) . . . . . . . . . . . . . . 2018
SDMMC argument register (SDMMC_ARGR) . . . . . . . . . . . . . . . . . . 2020
SDMMC command register (SDMMC_CMDR) . . . . . . . . . . . . . . . . . 2020
SDMMC command response register (SDMMC_RESPCMDR) . . . . 2022
SDMMC response x register (SDMMC_RESPxR) . . . . . . . . . . . . . . 2023
SDMMC data timer register (SDMMC_DTIMER) . . . . . . . . . . . . . . . 2023
SDMMC data length register (SDMMC_DLENR) . . . . . . . . . . . . . . . 2024
SDMMC data control register (SDMMC_DCTRL) . . . . . . . . . . . . . . . 2025
(SDMMC_IDMABASE0R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2037
(SDMMC_IDMABASE1R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2038
CAN 2.0B active core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2043
RM0432 Rev 6
RM0432