ST STM32L4+ Series Reference Manual page 22

Contents
24.5 DCMI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 778
24.5.1
24.5.2
24.5.3
24.5.4
24.5.5
24.5.6
24.5.7
24.5.8
24.5.9
24.5.10 DCMI crop window size (DCMI_CWSIZE) . . . . . . . . . . . . . . . . . . . . . . 787
24.5.11 DCMI data register (DCMI_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 787
24.5.12 DCMI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789
25 Parallel synchronous slave interface (PSSI) applied
to STM32L4P5xx and STM32LQ5xx only . . . . . . . . . . . . . . . . . . . . . . 790
25.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790
25.2 PSSI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790
25.3 PSSI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790
25.3.1
25.3.2
25.3.3
25.3.4
25.3.5
25.4 PSSI interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797
25.5 PSSI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 798
25.5.1
25.5.2
25.5.3
25.5.4
25.5.5
25.5.6
25.5.7
25.5.8
26 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 805
26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 805
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DCMI control register (DCMI_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 778
DCMI status register (DCMI_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 780
DCMI raw interrupt status register (DCMI_RIS) . . . . . . . . . . . . . . . . . 781
DCMI interrupt enable register (DCMI_IER) . . . . . . . . . . . . . . . . . . . . 782
DCMI masked interrupt status register (DCMI_MIS) . . . . . . . . . . . . . . 783
DCMI interrupt clear register (DCMI_ICR) . . . . . . . . . . . . . . . . . . . . . . 784
DCMI embedded synchronization code register (DCMI_ESCR) . . . . . 784
DCMI embedded synchronization unmask register (DCMI_ESUR) . . 786
DCMI crop window start (DCMI_CWSTRT) . . . . . . . . . . . . . . . . . . . . . 786
PSSI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 791
PSSI pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 791
PSSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792
PSSI data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 792
PSSI optional control signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794
PSSI control register (PSSI_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 798
PSSI status register (PSSI_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799
PSSI raw interrupt status register (PSSI_RIS) . . . . . . . . . . . . . . . . . . 800
PSSI interrupt enable register (PSSI_IER) . . . . . . . . . . . . . . . . . . . . . 801
PSSI masked interrupt status register (PSSI_MIS) . . . . . . . . . . . . . . . 801
PSSI interrupt clear register (PSSI_ICR) . . . . . . . . . . . . . . . . . . . . . . . 802
PSSI data register (PSSI_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 803
PSSI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804
RM0432 Rev 6
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