ST STM32L4+ Series Reference Manual page 12

Contents
12.6.4
12.6.5
12.6.6
12.6.7
13 Chrom-ART Accelerator controller (DMA2D) . . . . . . . . . . . . . . . . . . . 416
13.1 DMA2D introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
13.2 DMA2D main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
13.3 DMA2D functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
13.3.1
13.3.2
13.3.3
13.3.4
13.3.5
13.3.6
13.3.7
13.3.8
13.3.9
13.3.10 DMA2D AHB master port timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
13.3.11 DMA2D transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
13.3.12 DMA2D configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
13.3.13 DMA2D transfer control (start, suspend, abort and completion) . . . . . 430
13.3.14 Watermark . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
13.3.15 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
13.3.16 AHB dead time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
13.4 DMA2D interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
13.5 DMA2D registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
13.5.1
13.5.2
13.5.3
13.5.4
13.5.5
13.5.6
13.5.7
12/2301
DMAMUX request generator channel x configuration register
(DMAMUX_RGxCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
DMAMUX request generator interrupt status register
(DMAMUX_RGSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
DMAMUX request generator interrupt clear flag register
(DMAMUX_RGCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
DMAMUX register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
DMA2D control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
DMA2D foreground and background FIFOs . . . . . . . . . . . . . . . . . . . . 418
DMA2D foreground and background pixel format converter (PFC) . . . 419
DMA2D foreground and background CLUT interface . . . . . . . . . . . . . 421
DMA2D blender . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
DMA2D output PFC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
DMA2D output FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
DMA2D output FIFO byte reordering . . . . . . . . . . . . . . . . . . . . . . . . . . 424
DMA2D control register (DMA2D_CR) . . . . . . . . . . . . . . . . . . . . . . . . 432
DMA2D interrupt status register (DMA2D_ISR) . . . . . . . . . . . . . . . . . 434
DMA2D interrupt flag clear register (DMA2D_IFCR) . . . . . . . . . . . . . . 435
DMA2D foreground memory address register (DMA2D_FGMAR) . . . 435
DMA2D foreground offset register (DMA2D_FGOR) . . . . . . . . . . . . . . 436
DMA2D background memory address register (DMA2D_BGMAR) . . 436
DMA2D background offset register (DMA2D_BGOR) . . . . . . . . . . . . . 437
RM0432 Rev 6
RM0432