STMicroelectronics STM32F05 series Reference Manual page 6

Contents
9.1.2
9.1.3
9.1.4
9.1.5
9.1.6
9.1.7
10 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 142
10.1 DMA introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
10.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
10.3 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
10.3.1
10.3.2
10.3.3
10.3.4
10.3.5
10.3.6
10.3.7
10.4 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
10.4.1
10.4.2
10.4.3
10.4.4
10.4.5
10.4.6
10.4.7
11 Interrupts and events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
11.1 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 157
11.1.1
11.1.2
6/742
SYSCFG external interrupt configuration register 1
(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
SYSCFG external interrupt configuration register 2
(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
SYSCFG external interrupt configuration register 3
(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
SYSCFG external interrupt configuration register 4
(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 139
SYSCFG register maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
DMA transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
Programmable data width, data alignment and endians . . . . . . . . . . . 146
Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
DMA interrupt status register (DMA_ISR) . . . . . . . . . . . . . . . . . . . . . . 150
DMA interrupt flag clear register (DMA_IFCR) . . . . . . . . . . . . . . . . . . 151
DMA channel x configuration register (DMA_CCRx) (x = 1..5,
where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
DMA channel x number of data register (DMA_CNDTRx) (x = 1..5),
where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
DMA channel x peripheral address register (DMA_CPARx) (x = 1..5),
where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
DMA channel x memory address register (DMA_CMARx) (x = 1..5),
where x = channel number) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
NVIC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
SysTick calibration value register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Doc ID 018940 Rev 1
RM0091