Data Alignment - Renesas RZ/A Series User Manual

RZ/A1L Group, RZ/A1LU Group, RZ/A1LC Group
17.5.4

Data Alignment

Data alignment can be set by using the SFDE bit in the common control register (CMNCR). Data alignment in data read
mode and in SPI mode are shown in Figure 17.5 and Figure 17.6, respectively.
When two serial flash memories are connected, the serial flash memory connected to the pin SPBIO30-SPBIO00 has the
address 2n and the serial flash memory connected to the pin SPBIO31-SPBIO01 has the address 2n + 1. The data should
be accessed in word or larger units. It cannot be accessed in byte units.
When one serial flash memory is connected:
SFDE = 0
8 bits Access width
0 D0
1 D1
2 D2
3 D3
4 D4
5 D5
6 D6
7 D7
SF0
IO30 to 00
When two serial flash memories are connected:
SFDE = 0
8 bits 8 bits
0 D0 D1
2 D2 D3
4 D4 D5
6 D6 D7
SF0 SF1
IO30 to IO00 IO31 to IO01
Figure 17.5 Data Alignment in Data Read Mode
When one serial flash memory is connected:
When SFDE = 0
8 bits
0 D0
1 D1
2 D2
3 D3
4 D4
5 D5
6 D6
7 D7
SF0
IO30 to IO00
When two serial flash memories are connected:
When SFDE = 0
8 bits 8 bits
0 D0 D1
2 D2 D3
4 D4 D5
6 D6 D7
SF0 SF1
IO30 to IO00 IO31 to IO01
Figure 17.6 Data Alignment in SPI Mode
R01UH0437EJ0600 Rev.6.00
Jan 29, 2021
Internal bus
Address 63 32 31
1 byte b'000 x x x x x
b'001 x x x x x
b'010 x x x x x D2
b'011 x x x x D3
b'100 x x x D4 x
b'101 x x D5 x x
b'110 x D6 x x x
b'111 D7 x x x x
2 bytes b'000 x x x x x
b'010 x x x x D2 D3
b'100 x x D4 D5 x
b'110 D6 D7 x x x
4 bytes b'000 x x x x D0 D1
b'100 D4 D5 D6 D7 x
8 bytes b'000 D0 D1 D2 D3 D4 D5 D6 D7
Internal bus
Access width Address 63 32 31
2 bytes b'000 x x x x x
b'010 x x x x D2 D3
b'100 x x D4 D5 x
b'110 D6 D7 x x x
4 bytes b'000
x x x x D0 D1
b'100
D4 D5 D6 D7 x
8 bytes b'000 D0 D1 D2 D3 D4 D5 D6 D7
Access width Register 31
x x x
1 byte SMRDR0/SMWDR0
2 bytes SMRDR0/SMWDR0 x x D0 D1
D0 D1 D2 D3
4 bytes SMRDR0/SMWDR0
Access width Register 31
x x D0 D1
2 bytes SMRDR0/SMWDR0
4 bytes SMRDR0/SMWDR0 D0 D1 D2 D3
D0 D1 D2 D3
8 bytes SMRDR0/SMWDR0
SMRDR1/SMWDR1 D4 D5 D6 D7
SFDE = 1
0 8 bits Access width
x x D0 1 byte
0 D0
x D1 x
1 D1
x x
2 D2
x x x
3 D3
x x x
4 D4
x x x
5 D5
x x x
6 D6
x x x
7 D7
SF0
x D0 D1 2 bytes
x x IO30 to 00
x x x
x x x
D2 D3 4 bytes
x x x
8 bytes
SFDE = 1
0 8 bits 8 bits Access width Address 63
x D0 D1 0 D0 D1 2 bytes
x x 2 D2 D3
x x x
4 D4 D5
x x x
6 D6 D7
SF0 SF1
4 bytes
D2 D3
IO30 to IO00 IO31 to IO01
x x x
8 bytes
When SFDE = 1
0 Access width
8 bits
D0 0 D0
1 byte
1 D1
2 D2 2 bytes
3 D3
4 D4 4 bytes
5 D5
6 D6
7 D7
SF0
IO30 to IO00
When SFDE = 1
0 Access width
8 bits 8 bits
0 D0 D1
2 bytes
2 D2 D3
4 D4 D5 4 bytes
6 D6 D7
SF0 SF1 8 bytes
IO30 to IO00 IO31 to IO01
17. SPI Multi I/O Bus Controller
Internal bus
Address 63 32 31 0
b'000 x x x x x x x D0
b'001 x x x x x x D1 x
b'010 x x x x x D2 x x
b'011 x x x x D3 x x x
b'100 x x x D4 x x x x
b'101 x x D5 x x x x x
b'110 x D6 x x x x x x
b'111 D7 x x x x x x x
b'000 x x x x x x D1 D0
b'010 x x x x D3 D2 x x
b'100 x x D5 D4 x x x x
b'110 D7 D6 x x x x x x
b'000 x x x x D3 D2 D1 D0
b'100 D7 D6 D5 D4 x x x x
b'000 D7 D6 D5 D4 D3 D2 D1 D0
Internal bus
32 31 0
b'000 x x x x x x D1 D0
b'010 x x x x D3 D2 x x
b'100 x x D5 D4 x x x x
b'110 D7 D6 x x x x x x
b'000
x x x x D3 D2 D1 D0
b'100
D7 D6 D5 D4 x x x x
b'000 D7 D6 D5 D4 D3 D2 D1 D0
Register 31 0
x x x D0
SMRDR0/SMWDR0
SMRDR0/SMWDR0 x x D1 D0
D3 D2 D1 D0
SMRDR0/SMWDR0
Register 31 0
x x D1 D0
SMRDR0/SMWDR0
SMRDR0/SMWDR0 D3 D2 D1 D0
D7 D6 D5 D4
SMRDR0/SMWDR0
SMRDR1/SMWDR1 D3 D2 D1 D0
17-33