ST STM32F301 6 Series Reference Manual page 8

Contents
11.3.9
11.3.10 Falling trigger selection register (EXTI_FTSR2) . . . . . . . . . . . . . . . . . 190
11.3.11
11.3.12 Pending register (EXTI_PR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
11.3.13 EXTI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
12 Analog-to-digital converters (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
12.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
12.3 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
12.3.1
12.3.2
12.3.3
12.3.4
12.3.5
12.3.6
12.3.7
12.3.8
12.3.9
12.3.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 203
12.3.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
12.3.12 Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . 205
12.3.13 Single conversion mode (CONT=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
12.3.14 Continuous conversion mode (CONT=1) . . . . . . . . . . . . . . . . . . . . . . . 206
12.3.15 Starting conversions (ADSTART, JADSTART) . . . . . . . . . . . . . . . . . . . 207
12.3.16 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
12.3.17 Stopping an ongoing conversion (ADSTP, JADSTP) . . . . . . . . . . . . . . 208
12.3.18 Conversion on external trigger and trigger polarity (EXTSEL, EXTEN,
12.3.19 Injected channel management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
12.3.20 Discontinuous mode (DISCEN, DISCNUM, JDISCEN) . . . . . . . . . . . . 214
12.3.21 Queue of context for injected conversions . . . . . . . . . . . . . . . . . . . . . . 215
12.3.22 Programmable resolution (RES) - fast conversion mode . . . . . . . . . . 223
12.3.23 End of conversion, end of sampling phase (EOC, JEOC, EOSMP) . . 223
12.3.24 End of conversion sequence (EOS, JEOS) . . . . . . . . . . . . . . . . . . . . . 224
12.3.25 Timing diagrams example (single/continuous modes,
8/874
Rising trigger selection register (EXTI_RTSR2) . . . . . . . . . . . . . . . . . 189
Software interrupt event register (EXTI_SWIER2) . . . . . . . . . . . . . . . 190
ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
Pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
ADC1 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
ADC voltage regulator (ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . 199
Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 199
Calibration (ADCAL, ADCALDIF, ADCx_CALFACT) . . . . . . . . . . . . . . 200
ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 202
JEXTSEL, JEXTEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
RM0366 Rev 5
RM0366