I0(I0), // Lut Input; I1 => I1, -- Lut Input I2 => I2, -- Lut Input I3 => I3; I3 => I3 -- Lut Input; Virtex-6 Libraries Guide For Hdl Designs - Xilinx Virtex-6 Manual

Verilog Instantiation Template
// LUT4_L: 4-input Look-Up Table with local output
// Virtex-6
// Xilinx HDL Libraries Guide, version 14.5
LUT4_L #(
.INIT(16'h0000) // Specify LUT Contents
) LUT4_L_inst (
.LO(LO), // LUT local output

.I0(I0), // LUT input

.I1(I1), // LUT input
.I2(I2), // LUT input
.I3(I3) // LUT input
);
// End of LUT4_L_inst instantiation
For More Information
See the Virtex-6 FPGA User Documentation (User Guides and Data

Virtex-6 Libraries Guide for HDL Designs

UG623 (v 14.5) March 20, 2013
Sheets).
www.xilinx.com
Chapter 4: About Design Elements
221