Motorola DragonBall MC9328MX1 Reference Manual page 41

Table 17-13 MMA MAC X Index Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . 17-16
Table 17-14 MMA MAC X Length Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 17-17
Table 17-15 MMA MAC X Modify Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 17-18
Table 17-16 MMA MAC X Increment Register Description . . . . . . . . . . . . . . . . . . . . . . . 17-19
Table 17-17 MMA MAC X Count Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . 17-19
Table 17-18 MMA MAC Y Base Address Register Description . . . . . . . . . . . . . . . . . . . . 17-20
Table 17-19 MMA MAC Y Index Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . 17-20
Table 17-20 MMA MAC Y Length Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 17-21
Table 17-21 MMA MAC Y Modify Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 17-22
Table 17-22 MMA MAC Y Increment Register Description . . . . . . . . . . . . . . . . . . . . . . . 17-23
Table 17-23 MMA MAC Y Count Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . 17-23
Table 17-24 DCT/iDCT Control Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-24
Table 17-25 DCT/iDCT Version Register Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-25
Table 17-26 DCT/iDCT IRQ Enable Register Description . . . . . . . . . . . . . . . . . . . . . . . . 17-26
Table 17-27 DCT/iDCT IRQ Status Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 17-27
Table 17-28 DCT/iDCT Source Data Address Register Description . . . . . . . . . . . . . . . . . 17-28
Table 17-29 DCT/iDCT Destination Data Address Register Description . . . . . . . . . . . . . 17-28
Table 17-30 DCT/iDCT X-Offset Address Register Description . . . . . . . . . . . . . . . . . . . . 17-29
Table 17-31 DCT/iDCT Y-Offset Address Register Description . . . . . . . . . . . . . . . . . . . . 17-30
Table 17-32 DCT/iDCT XY Count Register Description. . . . . . . . . . . . . . . . . . . . . . . . . . 17-30
Table 17-33 DCT/iDCT Skip Address Register Description . . . . . . . . . . . . . . . . . . . . . . . 17-31
Table 17-34 DCT/iDCT Data FIFO Register Description . . . . . . . . . . . . . . . . . . . . . . . . . 17-32
Table 18-1 SPI 1 and SPI 2 Signal Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-1
Table 18-2 SPI Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-4
Table 18-3 SPI Module Register Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-5
Table 18-4 SPI 1 Rx Data Register and SPI 2 Rx Data Register Description . . . . . . . . . . 18-6
Table 18-5 SPI 1 Tx Data Register and SPI 2 Tx Data Register Description. . . . . . . . . . . 18-7
Table 18-6 SPI 1 Control Register and SPI 2 Control Register Description . . . . . . . . . . . 18-8
Table 18-7 SPI 1 Interrupt Control/Status Register
and SPI 2 Interrupt Control/Status Register Description . . . . . . . . . . . . . 18-10
Table 18-8 SPI 1 Test Register and SPI 2 Test Register Description . . . . . . . . . . . . . . . . 18-12
Table 18-9 SPI 1 Sample Period Control Register
and SPI 2 Sample Period Control Register Description . . . . . . . . . . . . . . 18-13
Table 18-10 SPI 1 DMA Control Register
and SPI 2 DMA Control Register Description . . . . . . . . . . . . . . . . . . . . . 18-14
Table 18-11 SPI 1 Soft Reset Register and SPI 2 Soft Reset Register Description . . . . . . 18-15
Table 19-1 Supported Panel Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1
Table 19-2 Display Mapping in 12 bpp, CSTN Panel, Little Endian . . . . . . . . . . . . . . . . . 19-6
Table 19-3 Display Mapping in 12 bpp, CSTN Panel, Little Endian . . . . . . . . . . . . . . . . . 19-6
Table 19-4 Display Mapping in 12 bpp, CSTN Panel, Big Endian . . . . . . . . . . . . . . . . . . 19-7
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