ST STM32L4x6 Reference Manual page 16

Contents
17.5.9
17.5.10 DUAL DAC 12-bit left aligned data holding register
17.5.11 DUAL DAC 8-bit right aligned data holding register
17.5.12 DAC channel1 data output register (DAC_DOR1) . . . . . . . . . . . . . . . . 566
17.5.13 DAC channel2 data output register (DAC_DOR2) . . . . . . . . . . . . . . . . 566
17.5.14 DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 567
17.5.15 DAC calibration control register (DAC_CCR) . . . . . . . . . . . . . . . . . . . 568
17.5.16 DAC mode control register (DAC_MCR) . . . . . . . . . . . . . . . . . . . . . . . 568
17.5.17 DAC Sample and Hold sample time register 1 (DAC_SHSR1) . . . . . . 569
17.5.18 DAC Sample and Hold sample time register 2 (DAC_SHSR2) . . . . . . 570
17.5.19 DAC Sample and Hold hold time register (DAC_SHHR) . . . . . . . . . . . 570
17.5.20 DAC Sample and Hold refresh time register (DAC_SHRR) . . . . . . . . 571
17.5.21 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572
18 Voltage reference buffer (VREFBUF) . . . . . . . . . . . . . . . . . . . . . . . . . . 574
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
18.2 VREFBUF functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
18.3 VREFBUF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
18.3.1
18.3.2
18.3.3
19 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577
19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577
19.2 COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577
19.3 COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
19.3.1
19.3.2
19.3.3
19.3.4
19.3.5
19.3.6
19.3.7
19.3.8
16/1693
Dual DAC 12-bit right-aligned data holding register
(DAC_DHR12RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
(DAC_DHR12LD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 565
(DAC_DHR8RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566
VREFBUF control and status register (VREFBUF_CSR) . . . . . . . . . . 574
VREFBUF calibration control register (VREFBUF_CCR) . . . . . . . . . . 575
VREFBUF register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
COMP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
COMP pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
COMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
Window comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
Hysteresis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
Comparator output blanking function . . . . . . . . . . . . . . . . . . . . . . . . . . 581
COMP power and speed modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
DocID024597 Rev 3
RM0351