ST STM32L4x6 Reference Manual page 12

Contents
14.6.1
14.6.2
14.6.3
14.6.4
14.6.5
14.6.6
14.6.7
14.7 FMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
15 Quad-SPI interface (QUADSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
15.2 QUADSPI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
15.3 QUADSPI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
15.3.1
15.3.2
15.3.3
15.3.4
15.3.5
15.3.6
15.3.7
15.3.8
15.3.9
15.3.10 QUADSPI usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
15.3.11 Sending the instruction only once . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
15.3.12 QUADSPI error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
15.3.13 QUADSPI busy bit and abort functionality . . . . . . . . . . . . . . . . . . . . . . 411
15.3.14 nCS behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
15.4 QUADSPI interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
15.5 QUADSPI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
15.5.1
15.5.2
15.5.3
15.5.4
15.5.5
15.5.6
15.5.7
12/1693
External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
NAND Flash supported memories and transactions . . . . . . . . . . . . . . 388
Timing diagrams for NAND Flash memory . . . . . . . . . . . . . . . . . . . . . 388
NAND Flash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
NAND Flash prewait functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
Computation of the error correction code (ECC)
in NAND Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
NAND Flashcontroller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
QUADSPI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
QUADSPI Command sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
QUADSPI signal interface protocol modes . . . . . . . . . . . . . . . . . . . . . 403
QUADSPI indirect mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
QUADSPI status flag polling mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 406
QUADSPI memory-mapped mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
QUADSPI Flash memory configuration . . . . . . . . . . . . . . . . . . . . . . . . 407
QUADSPI delayed data sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
QUADSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
QUADSPI control register (QUADSPI_CR) . . . . . . . . . . . . . . . . . . . . . 414
QUADSPI device configuration register (QUADSPI_DCR) . . . . . . . . . 416
QUADSPI status register (QUADSPI_SR) . . . . . . . . . . . . . . . . . . . . . 417
QUADSPI flag clear register (QUADSPI_FCR) . . . . . . . . . . . . . . . . . . 418
QUADSPI data length register (QUADSPI_DLR) . . . . . . . . . . . . . . . . 419
QUADSPI communication configuration register (QUADSPI_CCR) . . 419
QUADSPI address register (QUADSPI_AR) . . . . . . . . . . . . . . . . . . . . 421
DocID024597 Rev 3
RM0351