ST STM32G4 Series Reference Manual page 17

RM0440
20.4.22 Programmable resolution (RES) - fast conversion mode . . . . . . . . . . 602
20.4.23 End of conversion, end of sampling phase (EOC, JEOC, EOSMP) . . 603
20.4.24 End of conversion sequence (EOS, JEOS) . . . . . . . . . . . . . . . . . . . . . 603
20.4.25 Timing diagrams example (single/continuous modes,
20.4.26 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
20.4.27 Dynamic low-power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612
20.4.28 Analog window watchdog (AWD1EN, JAWD1EN, AWD1SGL,
20.4.29 Oversampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
20.4.30 Dual ADC modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 627
20.4.31 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641
20.4.32 VBAT supply monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643
20.4.33 Monitoring the internal voltage reference . . . . . . . . . . . . . . . . . . . . . . 644
20.5 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645
20.6 ADC registers (for each ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647
20.6.1
20.6.2
20.6.3
20.6.4
20.6.5
20.6.6
20.6.7
20.6.8
20.6.9
20.6.10 ADC watchdog threshold register 3 (ADC_TR3) . . . . . . . . . . . . . . . . . 664
20.6.11 ADC regular sequence register 1 (ADC_SQR1) . . . . . . . . . . . . . . . . . 664
20.6.12 ADC regular sequence register 2 (ADC_SQR2) . . . . . . . . . . . . . . . . . 665
20.6.13 ADC regular sequence register 3 (ADC_SQR3) . . . . . . . . . . . . . . . . . 666
20.6.14 ADC regular sequence register 4 (ADC_SQR4) . . . . . . . . . . . . . . . . . 667
20.6.15 ADC regular data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . 668
20.6.16 ADC injected sequence register (ADC_JSQR) . . . . . . . . . . . . . . . . . . 668
20.6.17 ADC offset y register (ADC_OFRy) . . . . . . . . . . . . . . . . . . . . . . . . . . . 670
20.6.18 ADC injected channel y data register (ADC_JDRy) . . . . . . . . . . . . . . . 671
20.6.19 ADC Analog Watchdog 2 Configuration Register (ADC_AWD2CR) . . 672
20.6.20 ADC Analog Watchdog 3 Configuration Register (ADC_AWD3CR) . . 672
20.6.21 ADC Differential mode Selection Register (ADC_DIFSEL) . . . . . . . . . 673
hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604
AWD1CH, AWD2CH, AWD3CH, AWD_HTx, AWD_LTx, AWDx) . . . . . 617
ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 647
ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 649
ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651
ADC configuration register (ADC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 654
ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 658
ADC sample time register 1 (ADC_SMPR1) . . . . . . . . . . . . . . . . . . . . 661
ADC sample time register 2 (ADC_SMPR2) . . . . . . . . . . . . . . . . . . . . 661
ADC watchdog threshold register 1 (ADC_TR1) . . . . . . . . . . . . . . . . . 662
ADC watchdog threshold register 2 (ADC_TR2) . . . . . . . . . . . . . . . . . 663
RM0440 Rev 1
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