ST STM32G4 Series Reference Manual page 16

Contents
19.5.7
19.5.8
19.5.9
19.5.10 QUADSPI polling status mask register (QUADSPI _PSMKR) . . . . . . . 558
19.5.11 QUADSPI polling status match register (QUADSPI _PSMAR) . . . . . . 558
19.5.12 QUADSPI polling interval register (QUADSPI _PIR) . . . . . . . . . . . . . . 559
19.5.13 QUADSPI low-power timeout register (QUADSPI_LPTR) . . . . . . . . . . 559
19.5.14 QUADSPI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560
20 Analog-to-digital converters (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 561
20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561
20.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562
20.3 ADC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563
20.4 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
20.4.1
20.4.2
20.4.3
20.4.4
20.4.5
20.4.6
20.4.7
20.4.8
20.4.9
20.4.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 578
20.4.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
20.4.12 Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . 580
20.4.13 Single conversion mode (CONT=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
20.4.14 Continuous conversion mode (CONT=1) . . . . . . . . . . . . . . . . . . . . . . . 582
20.4.15 Starting conversions (ADSTART, JADSTART) . . . . . . . . . . . . . . . . . . . 583
20.4.16 ADC timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584
20.4.17 Stopping an ongoing conversion (ADSTP, JADSTP) . . . . . . . . . . . . . . 584
20.4.18 Conversion on external trigger and trigger polarity
20.4.19 Injected channel management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591
20.4.20 Discontinuous mode (DISCEN, DISCNUM, JDISCEN) . . . . . . . . . . . . 593
20.4.21 Queue of context for injected conversions . . . . . . . . . . . . . . . . . . . . . . 594
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QUADSPI address register (QUADSPI_AR) . . . . . . . . . . . . . . . . . . . . 556
QUADSPI alternate bytes registers (QUADSPI_ABR) . . . . . . . . . . . . 557
QUADSPI data register (QUADSPI_DR) . . . . . . . . . . . . . . . . . . . . . . . 557
ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 565
Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 566
ADC1/2/3/4/5 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 568
Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573
ADC Deep-power-down mode (DEEPPWD) and ADC voltage regulator
(ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573
Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 574
Calibration (ADCAL, ADCALDIF, ADC_CALFACT) . . . . . . . . . . . . . . . 574
ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 577
(EXTSEL, EXTEN,JEXTSEL, JEXTEN) . . . . . . . . . . . . . . . . . . . . . . . 586
RM0440 Rev 1
RM0440