ST STM32F101 series Reference Manual page 5

Contents
8.3.1
8.3.2
8.3.3
8.3.4
8.3.5
8.3.6
8.3.7
8.3.8
8.3.9
8.3.10
8.3.11
8.3.12
8.3.13
9 General-purpose and alternate-function I/Os (GPIOs and AFIOs) . . 159
9.1 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
9.1.1
9.1.2
9.1.3
9.1.4
9.1.5
9.1.6
9.1.7
9.1.8
9.1.9
9.1.10
9.1.11
9.2 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
9.2.1
9.2.2
9.2.3
9.2.4
9.2.5
9.2.6
9.2.7
9.3 Alternate function I/O and debug configuration (AFIO) . . . . . . . . . . . . . 175
9.3.1
5/1128
Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 134
Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 141
APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . 142
AHB Peripheral Clock enable register (RCC_AHBENR) . . . . . . . . . . . 145
APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 146
APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . 148
Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . 150
Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
AHB peripheral clock reset register (RCC_AHBRSTR) . . . . . . . . . . . . 153
Clock configuration register2 (RCC_CFGR2) . . . . . . . . . . . . . . . . . . . 154
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
Atomic bit set or reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Alternate functions (AF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Software remapping of I/O alternate functions . . . . . . . . . . . . . . . . . . 162
GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
GPIO configurations for device peripherals . . . . . . . . . . . . . . . . . . . . . 166
Port configuration register low (GPIOx_CRL) (x=A..G) . . . . . . . . . . . . 171
Port configuration register high (GPIOx_CRH) (x=A..G) . . . . . . . . . . . 172
Port input data register (GPIOx_IDR) (x=A..G) . . . . . . . . . . . . . . . . . . 172
Port output data register (GPIOx_ODR) (x=A..G) . . . . . . . . . . . . . . . . 173
Port bit set/reset register (GPIOx_BSRR) (x=A..G) . . . . . . . . . . . . . . . 173
Port bit reset register (GPIOx_BRR) (x=A..G) . . . . . . . . . . . . . . . . . . . 174
Port configuration lock register (GPIOx_LCKR) (x=A..G) . . . . . . . . . . 174
Using OSC32_IN/OSC32_OUT pins as GPIO ports PC14/PC15 . . . . 175
DocID13902 Rev 15
RM0008