STMicroelectronics STM32WL5 Series Reference Manual page 3

RM0453
3.4.7
3.5 GTZC TZSC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
3.5.1
3.5.2
3.5.3
3.5.4
3.5.5
3.5.6
3.5.7
3.5.8
3.6 GTZC TZIC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.6.1
3.6.2
3.6.3
3.6.4
4 Embedded flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.1 FLASH introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
4.3.1
4.3.2
4.3.3
4.3.4
4.3.5
4.3.6
4.3.7
4.3.8
4.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
4.4.1
4.4.2
4.4.3
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
GTZC TZSC control register (GTZC_TZSC_CR) . . . . . . . . . . . . . . . . . 85
GTZC TZSC security configuration register
(GTZC_TZSC_SECCFGR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
GTZC TZSC privileged configuration register
(GTZC_TZSC_PRIVCFGR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
GTZC TZSC unprivileged watermark 1 register
(GTZC_TZSC_MPCWM1_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
GTZC TZSC unprivileged writable watermark 1 register
(GTZC_TZSC_MPCWM1_UPWWMR) . . . . . . . . . . . . . . . . . . . . . . . . . 89
GTZC TZSC unprivileged watermark 2 register
(GTZC_TZSC_MPCWM2_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
GTZC TZSC unprivileged watermark 3 register
(GTZC_TZSC_MPCWM3_UPWMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
GTZC TZSC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
GTZC TZIC interrupt enable register 1 (GTZC_TZIC_IER1) . . . . . . . . . 93
GTZC TZIC status register 1 (GTZC_TZIC_MISR1) . . . . . . . . . . . . . . . 94
GTZC TZIC interrupt status clear register 1 (GTZC_TZIC_ICR1) . . . . . 96
GTZC TZIC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Empty check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Adaptive real-time memory accelerator (ART Accelerator) . . . . . . . . . 102
Flash program and erase operations . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . 106
Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . 108
Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
Sub-GHz radio SPI security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
RM0453 Rev 5
Contents
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