STMicroelectronics STM32WL5 Series Reference Manual page 12

Contents
7.4.29
7.4.30
7.4.31
7.4.32
7.4.33
7.4.34
7.4.35
7.4.36
7.4.37
7.4.38
7.4.39
7.4.40
7.4.41
7.4.42
7.4.43
7.4.44
7.4.45
7.4.46
7.4.47
8 Hardware semaphore (HSEM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
8.3.1
8.3.2
12/1450
RCC peripherals independent clock configuration register
(RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
RCC backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 344
RCC control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . 346
RCC extended clock recovery register (RCC_EXTCFGR) . . . . . . . . . 349
RCC CPU2 AHB1 peripheral clock enable register
(RCC_C2AHB1ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
RCC CPU2 AHB2 peripheral clock enable register
(RCC_C2AHB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
RCC CPU2 AHB3 peripheral clock enable register
(RCC_C2AHB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
RCC CPU2 APB1 peripheral clock enable register 1
(RCC_C2APB1ENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
RCC CPU2 APB1 peripheral clock enable register 2
(RCC_C2APB1ENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
RCC CPU2 APB2 peripheral clock enable register
(RCC_C2APB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
RCC CPU2 APB3 peripheral clock enable register
(RCC_C2APB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
RCC CPU2 AHB1 peripheral clock enable in Sleep mode register
(RCC_C2AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
RCC CPU2 AHB2 peripheral clock enable in Sleep mode register
(RCC_C2AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
RCC CPU2 AHB3 peripheral clock enable in Sleep mode register
(RCC_C2AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
RCC CPU2 APB1 peripheral clock enable in Sleep mode register 1
(RCC_C2APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
RCC CPU2 APB1 peripheral clock enable in Sleep mode register 2
(RCC_C2APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
RCC CPU2 APB2 peripheral clock enable in Sleep mode register
(RCC_C2APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
RCC CPU2 APB3 peripheral clock enable in Sleep mode register
(RCC_C2APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
HSEM block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
HSEM internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
RM0453 Rev 5
RM0453