STMicroelectronics STM32WL5 Series Reference Manual page 13

RM0453
8.3.3
8.3.4
8.3.5
8.3.6
8.3.7
8.3.8
8.4 HSEM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
8.4.1
8.4.2
8.4.3
8.4.4
8.4.5
8.4.6
8.4.7
8.4.8
8.4.9
9 Inter-processor communication controller (IPCC) . . . . . . . . . . . . . . . 386
9.1 IPCC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.2 IPCC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.3 IPCC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.3.1
9.3.2
9.3.3
9.3.4
9.4 IPCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
9.4.1
9.4.2
9.4.3
9.4.4
9.4.5
9.4.6
9.4.7
9.4.8
9.4.9
HSEM lock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
HSEM write/read/read lock register address . . . . . . . . . . . . . . . . . . . . 375
HSEM unlock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
HSEM COREID semaphore clear . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
HSEM interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
AHB bus master ID verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
HSEM register semaphore x (HSEM_Rx) . . . . . . . . . . . . . . . . . . . . . . 379
HSEM read lock register semaphore x (HSEM_RLRx) . . . . . . . . . . . . 380
HSEM interrupt enable register (HSEM_CnIER) . . . . . . . . . . . . . . . . . 381
HSEM interrupt clear register (HSEM_CnICR) . . . . . . . . . . . . . . . . . . 381
HSEM interrupt status register (HSEM_CnISR) . . . . . . . . . . . . . . . . . 381
HSEM interrupt status register (HSEM_CnMISR) . . . . . . . . . . . . . . . . 382
HSEM clear register (HSEM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
HSEM clear semaphore key register (HSEM_KEYR) . . . . . . . . . . . . . 383
HSEM register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
IPCC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
IPCC Simplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
IPCC Half-duplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
IPCC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
IPCC processor 1 control register (IPCC_C1CR) . . . . . . . . . . . . . . . . 393
IPCC processor 1 mask register (IPCC_C1MR) . . . . . . . . . . . . . . . . . 394
IPCC processor 1 status set clear register (IPCC_C1SCR) . . . . . . . . 395
IPCC processor 1 to processor 2 status register
(IPCC_C1TOC2SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
IPCC processor 2 control register (IPCC_C2CR) . . . . . . . . . . . . . . . . 396
IPCC processor 2 mask register (IPCC_C2MR) . . . . . . . . . . . . . . . . . 396
IPCC processor 2 status set clear register (IPCC_C2SCR) . . . . . . . . 397
IPCC processor 2 to processor 1 status register
(IPCC_C2TOC1SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
IPCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
RM0453 Rev 5
Contents
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