Table Of Contents - STMicroelectronics STM32WL5 Series Reference Manual

Contents
Contents
1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
2 Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
2.1.1
2.1.2
2.1.3
2.1.4
2.1.5
2.2 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
2.3 CPU2 boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.4 SRAM erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.5 Memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.6 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
2.6.1
2.6.2
2.6.3
3 Global security controller (GTZC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.1 GTZC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.2 GTZC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.3 GTZC security system architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.4 GTZC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.4.1
3.4.2
3.4.3
3.4.4
3.4.5
3.4.6
2/1450
S0: CPU1 I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
S1: CPU1 D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
S2: CPU1 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
S3: CPU2 S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
S4, S5: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 72
CPU1 bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
GTZC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
GTZC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Illegal access definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Security controller (TZSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Security illegal access controller (TZIC) . . . . . . . . . . . . . . . . . . . . . . . . 84
Power-on/reset state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
RM0453 Rev 5
RM0453