Intel ITANIUM ARCHITECTURE - SOFTWARE DEVELOPERS MANUAL VOLUME 1 REV 2.3 Manual page 5

3.2.3
3.3 Instruction Encoding Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:38
3.4 Instruction Sequencing Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:39
3.4.1
3.4.2
3.4.3
3.4.4
3.5 Undefined Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:44
4 Application Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:47
4.1 Register Stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:47
4.1.1
4.1.2
4.2 Integer Computation Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:50
4.2.1
4.2.2
4.2.3
4.2.4
4.2.5
4.3 Compare Instructions and Predication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:54
4.3.1
4.3.2
4.3.3
4.3.4
4.4 Memory Access Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:57
4.4.1
4.4.2
4.4.3
4.4.4
4.4.5
4.4.6
4.4.7
4.5 Branch Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:74
4.5.1
4.5.2
4.5.3
4.6 Multimedia Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:79
4.6.1
4.6.2
4.6.3
4.7 Register File Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:82
4.8 Character and Bit Strings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:83
4.8.1
4.8.2
4.9 Privilege Level Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:84
5 Floating-point Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:85
5.1 Data Types and Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:85
5.1.1
5.1.2
5.1.3
5.2 Floating-point Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:88
5.3 Floating-point Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:91
5.3.1
5.3.2
5.3.3
5.3.4
5.3.5
5.3.6
5.4 Additional IEEE Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:101
5.4.1
iv
Byte Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:36
RAW Dependency Special Cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:42
WAW Dependency Special Cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:43
WAR Dependency Special Cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:44
Processor Behavior on Dependency Violations . . . . . . . . . . . . . . . . . . . . 1:44
Register Stack Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:47
Register Stack Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:49
Arithmetic Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:51
Logical Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:51
32-bit Addresses and Integers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:52
Bit Field and Shift Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:52
Large Constants . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:53
Predication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:54
Compare Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:54
Compare Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:55
Predicate Register Transfers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:57
Load Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:58
Store Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:59
Semaphore Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:59
Control Speculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:60
Data Speculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:63
Memory Hierarchy Control and Consistency . . . . . . . . . . . . . . . . . . . . . . . 1:69
Memory Access Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:73
Modulo-scheduled Loop Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:75
Branch Prediction Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:78
Branch Predict Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:79
Parallel Arithmetic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:79
Parallel Shifts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:81
Data Arrangement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:81
Character Strings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:83
Bit Strings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:84
Real Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:85
Floating-point Register Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:85
Representation of Values in Floating-point Registers . . . . . . . . . . . . . . . . 1:86
Memory Access Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:91
Floating-point Register to/from General Register Transfer Instructions . . 1:97
Arithmetic Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:98
Non-arithmetic Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:99
Floating-point Status Register (FPSR) Status Field Instructions. . . . . . . 1:100
Integer Multiply and Add Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:101
Floating-point Interruptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1:101
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Intel Itanium Architecture Software Developer's Manual, Rev. 2.3