Index - Intel ITANIUM ARCHITECTURE - SOFTWARE DEVELOPERS MANUAL VOLUME 1 REV 2.3 Manual

13.1 Processor Boot Flow Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:623
13.1.1
13.1.2
13.2 Runtime Procedure Calls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:628
13.2.1
13.2.2
13.2.3
13.2.4
13.2.5
13.3 Event Handling in Firmware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:632
13.3.1
13.3.2
13.3.3
13.3.4
A Code Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:639
A.1 OS Boot Flow Sample Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:639

Index. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:643

Figures
Part I: System Architecture Guide
2-1 System Environment Boot Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:13
® ®
2-2 Intel Itanium
3-1 System Register Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:22
3-2 Processor Status Register (PSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:23
3-3 Default Control Register (DCR – CR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:31
3-4 Interval Time Counter (ITC – AR44) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:32
3-5 Interval Timer Match Register (ITM – CR1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:32
3-6 Interval Timer Offset Register (ITO – CR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:34
3-7 Interruption Vector Address (IVA – CR2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:35
3-8 Page Table Address (PTA – CR8). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:35
3-9 Interruption Status Register (ISR – CR17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:36
3-10 Interruption Instruction Bundle Pointer (IIP – CR19) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:38
3-11 Interruption Faulting Address (IFA – CR20) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:39
3-12 Interruption TLB Insertion Register (ITIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:39
3-13 Interruption Instruction Previous Address (IIPA – CR22) . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:40
3-14 Interruption Function State (IFS – CR23) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:41
3-15 Interruption Immediate (IIM – CR24) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:41
3-16 Interruption Hash Address (IHA – CR25) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:41
3-17 Interruption Instruction Bundle Registers (IIB0-1, – CR26, 27) . . . . . . . . . . . . . . . . . . . . . . . 2:42
3-18 Banked General Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:43
4-1 Virtual Address Spaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:46
4-2 Conceptual Virtual Address Translation for References . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:47
4-3 TLB Organization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:47
4-4 Conceptual Virtual Address Searching for Inserts and Purges . . . . . . . . . . . . . . . . . . . . . . . 2:51
4-5 Translation Insertion Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:54
4-6 Translation Insertion Format – Not Present. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:56
4-7 Region Register Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:58
4-8 Protection Key Register Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:59
4-9 Virtual Hash Page Table (VHPT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:62
4-10 VHPT Short Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:63
® ®
Intel Itanium Architecture Software Developer's Manual, Rev. 2.3
Firmware Boot Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:623
Operating System Boot Steps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:625
PAL Procedure Calls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:628
SAL Procedure Calls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:630
UEFI Procedure Calls. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:630
ACPI Control Methods . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:631
Physical and Virtual Addressing Mode Considerations . . . . . . . . . . . . . 2:631
Machine Check Abort (MCA) Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:632
INIT Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:635
PMI Flows. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:637
P-state Feedback Mechanism Flow Diagram . . . . . . . . . . . . . . . . . . . . . 2:637
System Environment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:14
227