Intel ITANIUM ARCHITECTURE - SOFTWARE DEVELOPERS MANUAL VOLUME 1 REV 2.3 Manual page 242

11-28 capabilities vector for cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:425
11-29 Buffer pointed to by err_data_buffer – Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:426
11-30 err_struct_info – TLB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:427
11-31 capabilities vector for TLB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:428
11-32 Buffer pointed to by err_data_buffer – TLB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:428
11-33 err_struct_info – Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:428
11-34 capabilities Vector for Register File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:430
11-35 Buffer pointed to by err_data_buffer – Register File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:430
11-36 err_struct_info – Bus/Processor Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:431
11-37 capabilities vector for Bus/Processor Interconnect. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:431
11-38 Layout of hw_track Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:432
11-39 Layout of attrib Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:437
11-40 Layout of pm_info Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:440
11-41 Layout of pstate_buffer Entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:451
11-42 Layout of dd_info Parameter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:452
11-43 Layout of hints Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:455
11-44 Layout of test_info Argument . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:462
11-45 Layout of test_param Argument . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:463
11-46 Layout of min_pal_ver and current_pal_ver Return Values . . . . . . . . . . . . . . . . . . . . . . . . . 2:465
11-47 Layout of tc_info Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:466
11-48 Layout of vm_info_1 Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:468
11-49 Layout of vm_info_2 Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:469
11-50 Layout of TR_valid Return Value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:470
Part II: System Programmer's Guide
® ®
2-1 Intel Itanium
2-2 Interaction of Ordering and Accesses to Sequential Locations . . . . . . . . . . . . . . . . . . . . . . 2:524
2-3 Why a Fence During Context Switches is Required in the Intel
2-4 Spin Lock Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:527
2-5 Sense-reversing Barrier Synchronization Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:528
2-6 Dekker's Algorithm in a 2-way System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:530
2-7 Lamport's Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:531
2-8 Updating a Code Image on the Local Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:532
2-9 Supporting Cross-modifying Code without Explicit Serialization . . . . . . . . . . . . . . . . . . . . . 2:533
2-10 Updating a Code Image on a Remote Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:535
5-1 Self-mapped Page Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:572
5-2 Subpaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:578
8-1 Overview of Floating-point Exception Handling in the Intel
13-1 Firmware Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:624
13-2 Control Flow of Boot Process in a Multiprocessor Configuration . . . . . . . . . . . . . . . . . . . . . 2:626
13-3 Correctable Machine Check Code Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:633
13-4 Uncorrectable Machine Check Code Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:633
13-5 INIT Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:636
13-6 Flowchart Showing P-state Feedback Policy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:638
Tables
Part I: System Architecture Guide
3-1 Processor Status Register Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . .2:23
230
Ordering Semantics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:512
®
®
Itanium
® ®
Intel Itanium Architecture Software Developer's Manual, Rev. 2.3
®
Itanium Architecture . . . 2:526
®
Architecture . . . . . . 2:589