Intel ITANIUM ARCHITECTURE - SOFTWARE DEVELOPERS MANUAL VOLUME 1 REV 2.3 Manual page 240

4-11 VHPT Not-present Short Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:64
4-12 VHPT Long Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:64
4-13 VHPT Not-present Long Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:65
4-14 Region-based VHPT Short-format Index Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:66
4-15 VHPT Long-format Hash Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:66
4-16 TLB/VHPT Search . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:70
4-17 32-bit Address Generation using addp4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:72
4-18 Physical Address Bit Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:73
4-19 Virtual Address Bit Fields . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:74
4-20 Physical Addressing Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:76
4-21 Addressing Memory Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:77
5-1 Interruption Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:97
5-2 Interruption Processing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:99
5-3 Interrupt Architecture Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:115
5-4 PAL-based Interrupt States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:117
5-5 External Interrupt States. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:118
5-6 Local ID (LID – CR64) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:122
5-7 External Interrupt Vector Register (IVR – CR65) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:123
5-8 Task Priority Register (TPR – CR66) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:124
5-9 End of External Interrupt Register (EOI – CR67) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:124
5-10 External Interrupt Request Register (IRR0-3 – CR68, 69, 70, 71) . . . . . . . . . . . . . . . . . . . . 2:125
5-11 Interval Timer Vector (ITV – CR72) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:125
5-12 Performance Monitor Vector (PMV – CR73) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:126
5-13 Corrected Machine Check Vector (CMCV – CR74) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:126
5-14 Local Redirection Register (LRR – CR80,81). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:127
5-15 Processor Interrupt Block Memory Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:128
5-16 Address Format for Inter-processor Interrupt Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:129
5-17 Data Format for Inter-processor Interrupt Messages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:129
6-1 Relationship Between Physical Registers and Backing Store . . . . . . . . . . . . . . . . . . . . . . . 2:134
6-2 Backing Store Memory Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:134
6-3 Four Partitions of the Register Stack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:137
7-1 Data Breakpoint Registers (DBR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:152
7-2 Instruction Breakpoint Registers (IBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:152
7-3 Performance Monitor Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:156
7-4 Generic Performance Counter Data Registers (PMD[4]..PMD[p]) . . . . . . . . . . . . . . . . . . . . 2:157
7-5 Generic Performance Counter Configuration Register (PMC[4]..PMC[p]) . . . . . . . . . . . . . . 2:157
7-6 Performance Monitor Overflow Status Registers (PMC[0]..PMC[3]) . . . . . . . . . . . . . . . . . . 2:161
7-7 Performance Monitor Interrupt Service Routine (Implementation Independent) . . . . . . . . . 2:163
7-8 Performance Monitor Overflow Context Switch Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:164
9-1 IA-32 Trap Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:213
9-2 IA-32 Trap Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:213
9-3 IA-32 Intercept Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:234
10-1 IA-32 System Segment Register Descriptor Format (LDT, GDT, TSS) . . . . . . . . . . . . . . . . 2:241
10-2 IA-32 EFLAG Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:243
10-3 Control Flag Register (CFLG, AR27) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:246
10-4 Virtual Memory Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:260
10-5 Physical Memory Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:262
10-1 I/O Port Space Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:268
10-2 I/O Port Space Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:269
11-1 Firmware Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:280
11-2 Firmware Entrypoints Logical Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:281
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