Intel ITANIUM ARCHITECTURE - SOFTWARE DEVELOPERS MANUAL VOLUME 1 REV 2.3 Manual page 235

7.1.2
7.2 Performance Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:155
7.2.1
7.2.2
7.2.3
7.2.4
8 Interruption Vector Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:165
8.1 Interruption Vector Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:165
8.2 ISR Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:165
8.3 Interruption Vector Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:166
9 IA-32 Interruption Vector Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:213
9.1 IA-32 Trap Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:213
9.2 IA-32 Interruption Vector Definitions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:213
®
10 Itanium Architecture-based Operating System Interaction Model with IA-32 Applications
2:239
10.1 Instruction Set Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:239
10.2 System Register Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:239
10.3 IA-32 System Segment Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:241
10.3.1
10.3.2
10.3.3
10.4 Register Context Switch Guidelines for IA-32 Code . . . . . . . . . . . . . . . . . . . . . . . . 2:252
10.4.1
10.4.2
10.5 IA-32 Instruction Set Behavior Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:253
10.6 System Memory Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:259
10.6.1
10.6.2
10.6.3
10.6.4
10.6.5
10.6.6
10.6.7
10.6.8
10.6.9
10.6.10
10.7 I/O Port Space Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:267
10.7.1
10.7.2
10.7.3
10.7.4
10.8 Debug Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:273
10.8.1
10.8.2
10.9 Interruption Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:275
10.9.1
10.9.2
10.10 Processor Bus Considerations for IA-32 Application Support . . . . . . . . . . . . . . . . 2:277
10.10.1
11 Processor Abstraction Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:279
11.1 Firmware Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:279
11.1.1
11.1.2
11.1.3
11.1.4
® ®
Intel Itanium Architecture Software Developer's Manual, Rev. 2.3
Debug Address Breakpoint Match Conditions . . . . . . . . . . . . . . . . . . . . 2:154
Generic Performance Counter Registers . . . . . . . . . . . . . . . . . . . . . . . . 2:156
Performance Monitor Overflow Status Registers (PMC[0]..PMC[3]) . . . 2:160
Performance Monitor Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:162
Implementation-independent Performance Monitor Code Sequences. . 2:162
IA-32 Current Privilege Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:243
IA-32 System EFLAG Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:243
IA-32 System Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:246
Entering IA-32 Processes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:253
Exiting IA-32 Processes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:253
Virtual Memory References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:260
IA-32 Virtual Memory References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:261
IA-32 TLB Forward Progress Requirements . . . . . . . . . . . . . . . . . . . . . 2:261
Multiprocessor TLB Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:262
IA-32 Physical Memory References . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:262
Supervisor Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:263
Memory Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:263
Atomic Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:264
Multiprocessor Instruction Cache Coherency. . . . . . . . . . . . . . . . . . . . . 2:264
IA-32 Memory Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:265
Virtual I/O Port Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:268
Physical I/O Port Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:270
IA-32 IN/OUT instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:271
I/O Port Accesses by Loads and Stores. . . . . . . . . . . . . . . . . . . . . . . . . 2:272
Data Breakpoint Register Matching . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:274
Instruction Breakpoint Register Matching. . . . . . . . . . . . . . . . . . . . . . . . 2:274
Interruption Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:275
IA-32 Numeric Exception Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:277
IA-32 Compatible Bus Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:278
Processor Abstraction Layer (PAL) Overview . . . . . . . . . . . . . . . . . . . . 2:280
Firmware Entrypoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:281
PAL Entrypoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:282
SAL Entrypoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2:282
223