Freescale Semiconductor MPC8313E Family Reference Manual page 1225

Option Register Attributes
TRLX EHTR
1 0
1 0
1 0
1 0
1 1
1 1
1 1
1 1
1 1
1 1
1
Times in parentheses are specific for the case LCRR[CLKDIV] = 2; other times apply to all CLKDIV
values.
10.4.2.2, 10-49
Option Register Attributes
TRLX XACS
0 0
0 0
0 0
0 1
0 1
0 1
0 0
0 0
0 0
0 1
0 1
0 1
MPC8313E PowerQUICC II Pro Integrated Processor Family Reference Manual, Rev. 3
Freescale Semiconductor
XACS ACS t
ARCS
0 11 1½
1 0X 0
1 10 2
1 11 3
0 0X 0
0 10 1¼
(1½)
0 11 1½
1 0X 0
1 10 2
1 11 3
Replace Table 10-31 with the following:
ACS CSNT t
AWCS
00 0 0
10 0 ¼
(½)
11 0 ½
00 0 0
10 0 1
11 0 2
00 1 0
10 1 ¼
(½)
11 1 ½
00 1 0
10 1 1
11 1 2
Signal Timing (LCLK Clock Cycles)
t t
CSRP AOE
1½+2×SCY 2
2+2×SCY 1
1+2×SCY 2
1+2×SCY 3
2+2×SCY 1
1¾+2×SCY 2
(1½+2×SCY)
1½+2×SCY 2
2+2×SCY 1
1+2×SCY 2
1+2×SCY 3
Signal Timing (LCLK Clock Cycles)
t t
CSWP AWE
2+SCY 1
1¾+SCY(2 1
+SCY)
1½+SCY 1
2+SCY 1
1+SCY 1
1+SCY 2
2+SCY 1
1½+SCY 1
1¼+SCY 1
(1+SCY)
2+SCY 1
¾+SCY 1
(½+SCY)
¾+SCY 2
(½+SCY)
Revision History
1
t t
OEN RC
4 7+2×SCY
4 6+2×SCY
4 7+2×SCY
4 8+2×SCY
8 10+2×SCY
8 11+2×SCY
8 11+2×SCY
8 10+2×SCY
8 11+2×SCY
8 12+2×SCY
1
t t
WEN WC
0 2+SCY
0 2+SCY
0 2+SCY
0 2+SCY
0 2+SCY
0 3+SCY
¼ 2+SCY
(0)
0 1¾+SCY
(1½+SCY)
0 1¾+SCY
(1½+SCY)
¼ 2+SCY
(0)
0 1¾+SCY
(1½+SCY)
0 2¾+SCY
(2½+SCY)
A-47