Xilinx Zynq-7000 User Manual page 641

Table 4-28: 16-Bit LPDDR2 Interface Contained in One Bank
Bank Signal Name
1 VRP
1 DQ15
1 DQ14
1 DQ13
1 DQ12
1 DQS1_P
1 DQS1_N
1 DQ11
1 DQ10
1 DQ9
1 DQ8
1 DM1
1
1 DQ7
1 DQ6
1 DQ5
1 DQ4
1 DQS0_P
1 DQS0_N
1 DQ3
1 DQ2
1 DQ1
1 DQ0
1 DM0
1
1 RAS_N
1
1
1
1 CK_P
1 CK_N
1
1
1 CS_N
Zynq-7000 AP SoC and 7 Series FPGAs MIS v4.1
UG586 November 30, 2016
Byte Group
–
D_11
D_10
D_09
D_08
D_07
D_06
D_05
D_04
D_03
D_02
D_01
– D_00
C_11
C_10
C_09
C_08
C_07
C_06
C_05
C_04
C_03
C_02
C_01
– C_00
B_11
– B_10
– B_09
– B_08
B_07
B_06
– B_05
– B_04
B_03
www.xilinx.com
Chapter 4: LPDDR2 SDRAM Memory Interface Solution
I/O Type I/O Number
SE 49
P 48
N 47
P 46
N 45
P 44
N 43
P 42
N 41
P 40
N 39
P 38
N 37
P 36
N 35
P 34
N 33
P 32
N 31
P 30
N 29
P 28
N 27
P 26
N 25
P 24
N 23
P 22
N 21
P 20
N 19
P 18
N 17
P 16
Special
Designation
–
–
–
–
–
DQS-P
DQS-N
–
–
–
–
–
–
–
–
–
–
DQS-P
DQS-N
–
–
CCIO-P
CCIO-N
CCIO-P
–
CCIO-P
–
–
–
DQS-P
DQS-N
–
–
–
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