Xilinx Zynq-7000 User Manual page 226

Table 1-72: 72-Bit DDR3 UDIMM Interface in Three Banks (Cont'd)
Bank Signal Name
2
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2
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3
3
Zynq-7000 AP SoC and 7 Series FPGAs MIS v4.1
UG586 November 30, 2016
Chapter 1: DDR3 and DDR2 SDRAM Memory Interface Solution
Byte Group
A1 A_01
A0 A_00
VRN –
VRP –
DQ31 D_11
DQ30 D_10
DQ29 D_09
DQ28 D_08
DQS3_P D_07
DQS3_N D_06
DQ27 D_05
DQ26 D_04
DQ25 D_03
DQ24 D_02
DM3 D_01
– D_00
DQ23 C_11
DQ22 C_10
DQ21 C_09
DQ20 C_08
DQS2_P C_07
DQS2_N C_06
DQ19 C_05
DQ18 C_04
DQ17 C_03
DQ16 C_02
DM2 C_01
– C_00
DQ15 B_11
DQ14 B_10
DQ13 B_09
DQ12 B_08
DQS1_P B_07
DQS1_N B_06
www.xilinx.com
I/O Type I/O Number
P 2
N 1
SE 0
SE 49
P 48
N 47
P 46
N 45
P 44
N 43
P 42
N 41
P 40
N 39
P 38
N 37
P 36
N 35
P 34
N 33
P 32
N 31
P 30
N 29
P 28
N 27
P 26
N 25
P 24
N 23
P 22
N 21
P 20
N 19
Special
Designation
–
–
–
–
–
–
–
–
DQS-P
DQS-N
–
–
–
–
–
–
–
–
–
–
DQS-P
DQS-N
–
–
CCIO-P
CCIO-N
CCIO-P
CCIO-N
CCIO-P
CCIO-N
CCIO-P
CCIO-N
DQS-P
DQS-N
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