Xilinx Zynq-7000 User Manual page 219

Table 1-71: 64-Bit DDR3 Interface in Three Banks (Cont'd)
Bank Signal Name
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Zynq-7000 AP SoC and 7 Series FPGAs MIS v4.1
UG586 November 30, 2016
Chapter 1: DDR3 and DDR2 SDRAM Memory Interface Solution
Byte Group
DQ54 C_10
DQ53 C_09
DQ52 C_08
DQS6_P C_07
DQS6_N C_06
DQ51 C_05
DQ50 C_04
DQ49 C_03
DQ48 C_02
DM6 C_01
– C_00
DQ47 B_11
DQ46 B_10
DQ45 B_09
DQ44 B_08
DQS5_P B_07
DQS5_N B_06
DQ43 B_05
DQ42 B_04
DQ41 B_03
DQ40 B_02
DM5 B_01
– B_00
DQ39 A_11
DQ38 A_10
DQ37 A_09
DQ36 A_08
DQS4_P A_07
DQS4_N A_06
DQ35 A_05
DQ34 A_04
DQ33 A_03
DQ32 A_02
DM4 A_01
www.xilinx.com
I/O Type I/O Number
N 35
P 34
N 33
P 32
N 31
P 30
N 29
P 28
N 27
P 26
N 25
P 24
N 23
P 22
N 21
P 20
N 19
P 18
N 17
P 16
N 15
P 14
N 13
P 12
N 11
P 10
N 9
P 8
N 7
P 6
N 5
P 4
N 3
P 2
Special
Designation
–
–
–
DQS-P
DQS-N
–
–
CCIO-P
CCIO-N
CCIO-P
CCIO-N
CCIO-P
CCIO-N
CCIO-P
CCIO-N
DQS-P
DQS-N
–
–
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–
DQS-P
DQS-N
–
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