ST STM32WL55JC Reference Manual page 12

Contents
8.4 HSEM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
8.4.1
8.4.2
8.4.3
8.4.4
8.4.5
8.4.6
8.4.7
8.4.8
8.4.9
9 Inter-processor communication controller (IPCC) . . . . . . . . . . . . . . . 378
9.1 IPCC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
9.2 IPCC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
9.3 IPCC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
9.3.1
9.3.2
9.3.3
9.3.4
9.4 IPCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
9.4.1
9.4.2
9.4.3
9.4.4
9.4.5
9.4.6
9.4.7
9.4.8
9.4.9
10 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
10.1 GPIO introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
10.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
10.3 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
10.3.1
12/1454
HSEM register semaphore x (HSEM_Rx) . . . . . . . . . . . . . . . . . . . . . . 371
HSEM read lock register semaphore x (HSEM_RLRx) . . . . . . . . . . . . 372
HSEM interrupt enable register (HSEM_CnIER) . . . . . . . . . . . . . . . . . 373
HSEM interrupt clear register (HSEM_CnICR) . . . . . . . . . . . . . . . . . . 373
HSEM interrupt status register (HSEM_CnISR) . . . . . . . . . . . . . . . . . 373
HSEM interrupt status register (HSEM_CnMISR) . . . . . . . . . . . . . . . . 374
HSEM clear register (HSEM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
HSEM interrupt clear register (HSEM_KEYR) . . . . . . . . . . . . . . . . . . . 375
HSEM register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
IPCC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
IPCC Simplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
IPCC Half-duplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
IPCC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
IPCC processor 1 control register (IPCC_C1CR) . . . . . . . . . . . . . . . . 385
IPCC processor 1 mask register (IPCC_C1MR) . . . . . . . . . . . . . . . . . 386
IPCC processor 1 status set clear register (IPCC_C1SCR) . . . . . . . . 387
IPCC processor 1 to processor 2 status register
(IPCC_C1TOC2SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
IPCC processor 2 control register (IPCC_C2CR) . . . . . . . . . . . . . . . . 388
IPCC processor 2 mask register (IPCC_C2MR) . . . . . . . . . . . . . . . . . 388
IPCC processor 2 status set clear register (IPCC_C2SCR) . . . . . . . . 389
IPCC processor 2 to processor 1 status register
(IPCC_C2TOC1SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
IPCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
General purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
RM0453 Rev 2
RM0453