ST STM32F102 Series Reference Manual page 4

Contents
6.2.6
6.2.7
6.2.8
6.2.9
6.2.10
6.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
6.3.1
6.3.2
6.3.3
6.3.4
6.3.5
6.3.6
6.3.7
6.3.8
6.3.9
6.3.10
6.3.11
7 General-purpose and alternate-function I/Os (GPIOs and AFIOs) . . . 97
7.1 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
7.1.1
7.1.2
7.1.3
7.1.4
7.1.5
7.1.6
7.1.7
7.1.8
7.1.9
7.1.10
7.2 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
7.2.1
7.2.2
7.2.3
7.2.4
7.2.5
7.2.6
4/690
System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 78
Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . . 83
APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . . 85
AHB Peripheral Clock enable register (RCC_AHBENR) . . . . . . . . . . . . 87
APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . . 88
APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . . 90
Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . . 93
Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Atomic bit set or reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Alternate functions (AF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Software remapping of I/O alternate functions . . . . . . . . . . . . . . . . . . 100
GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Analog input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Port configuration register low (GPIOx_CRL) (x=A..G) . . . . . . . . . . . . 105
Port configuration register high (GPIOx_CRH) (x=A..G) . . . . . . . . . . . 106
Port input data register (GPIOx_IDR) (x=A..G) . . . . . . . . . . . . . . . . . . 107
Port output data register (GPIOx_ODR) (x=A..G) . . . . . . . . . . . . . . . . 107
Port bit set/reset register (GPIOx_BSRR) (x=A..G) . . . . . . . . . . . . . . . 108
Port bit reset register (GPIOx_BRR) (x=A..G) . . . . . . . . . . . . . . . . . . . 108
RM0008