STMicroelectronics RM0365 Reference Manual page 9

Contents
14.5.2
14.5.3
14.5.4
14.5.5
14.5.6
14.6 NAND Flash/PC Card controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
14.6.1
14.6.2
14.6.3
14.6.4
14.6.5
14.6.6
14.6.7
14.6.8
14.7 FMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
15 Analog-to-digital converters (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287
15.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
15.3 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
15.3.1
15.3.2
15.3.3
15.3.4
15.3.5
15.3.6
15.3.7
15.3.8
15.3.9
15.3.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 300
15.3.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
15.3.12 Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . 301
15.3.13 Single conversion mode (CONT=0) . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
15.3.14 Continuous conversion mode (CONT=1) . . . . . . . . . . . . . . . . . . . . . . . 302
15.3.15 Starting conversions (ADSTART, JADSTART) . . . . . . . . . . . . . . . . . . . 303
15.3.16 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
9/1080
Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 236
General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
NOR Flash/PSRAM controller asynchronous transactions . . . . . . . . . 238
Synchronous transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
NOR/PSRAM controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
NAND Flash / PC Card supported memories and transactions . . . . . . 272
Timing diagrams for NAND Flash memory and PC Card . . . . . . . . . . 272
NAND Flash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
NAND Flash prewait functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
Computation of the error correction code (ECC)
in NAND Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
PC Card/CompactFlash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
NAND Flash/PC Card controller registers . . . . . . . . . . . . . . . . . . . . . . 278
ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
Pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
ADC1/2 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
ADC voltage regulator (ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . 295
Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 295
Calibration (ADCAL, ADCALDIF, ADCx_CALFACT) . . . . . . . . . . . . . . 296
ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . 299
DocID025202 Rev 7
RM0365