ST STM32F100 Series Reference Manual page 4

Contents
6.2.6
6.2.7
6.2.8
6.2.9
6.2.10
6.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
6.3.1
6.3.2
6.3.3
6.3.4
6.3.5
6.3.6
6.3.7
6.3.8
6.3.9
6.3.10
6.3.11
6.3.12
7 General-purpose and alternate-function I/Os
(GPIOs and AFIOs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
7.1 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
7.1.1
7.1.2
7.1.3
7.1.4
7.1.5
7.1.6
7.1.7
7.1.8
7.1.9
7.1.10
7.1.11
7.2 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .113
7.2.1
7.2.2
7.2.3
4/709
System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 82
Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . . 86
APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . . 88
AHB peripheral clock enable register (RCC_AHBENR) . . . . . . . . . . . . 90
APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . . 92
APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . . 94
Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . . 97
Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Clock configuration register2 (RCC_CFGR2) . . . . . . . . . . . . . . . . . . . 100
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Atomic bit set or reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Alternate functions (AF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Software remapping of I/O alternate functions . . . . . . . . . . . . . . . . . . 105
GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
GPIO configurations for device peripherals . . . . . . . . . . . . . . . . . . . . . 109
Port configuration register low (GPIOx_CRL) (x=A..G) . . . . . . . . . . . . 113
Port configuration register high (GPIOx_CRH) (x=A..G) . . . . . . . . . . . 114
Port input data register (GPIOx_IDR) (x=A..G) . . . . . . . . . . . . . . . . . . 114
RM0041 Rev 6
RM0041