ST STM32F100 Series Reference Manual page 16

Contents
19.5 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490
19.6 WWDG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
19.6.1
19.6.2
19.6.3
19.6.4
20 Flexible static memory controller (FSMC) . . . . . . . . . . . . . . . . . . . . . 494
20.1 FSMC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494
20.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
20.3 AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
20.3.1
20.4 External device address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
20.4.1
20.5 NOR flash/PSRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498
20.5.1
20.5.2
20.5.3
20.5.4
20.5.5
20.5.6
20.5.7
21 Serial peripheral interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
21.1 SPI introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 536
21.2 SPI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
21.2.1
21.3 SPI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
21.3.1
21.3.2
21.3.3
21.3.4
21.3.5
21.3.6
21.3.7
21.3.8
16/709
Control register (WWDG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491
Configuration register (WWDG_CFR) . . . . . . . . . . . . . . . . . . . . . . . . . 492
Status register (WWDG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492
WWDG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493
Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 496
NOR/PSRAM address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 497
External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 501
General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
NOR flash/PSRAM controller asynchronous transactions . . . . . . . . . . 502
Synchronous transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520
NOR/PSRAM control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
FSMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534
SPI features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537
General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
Configuring the SPI in slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 542
Configuring the SPI in master mode . . . . . . . . . . . . . . . . . . . . . . . . . . 543
Configuring the SPI for half-duplex communication . . . . . . . . . . . . . . . 543
Data transmission and reception procedures . . . . . . . . . . . . . . . . . . . 544
CRC calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551
Status flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553
Disabling the SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554
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