Hitachi SH7751 Hardware Manual page 242

(e) Flow dependency (cont)
LDS R0,FPUL
FLOAT FPUL,FR0
LDS R1,FPUL
FLOAT FPUL,FR1
FTRC FR0,FPUL
STS FPUL,R0
FTRC FR1,FPUL
STS FPUL,R1
(f) Output dependency
FSQRT FR4
FMOV FR0,FR4
FADD DR0,DR2
FMOV FR0,FR3
(g) Anti-flow dependency
FTRV XMTRX,FV0
FMOV @R1,XD0
FADD DR0,DR2
FMOV FR4,FR1
Figure 8.3 Examples of Pipelined Execution (cont)
Effectively 1-cycle latency for consecutive LDS/FLOAT instructions
EX
I D NA
I F1
D F2
EX
I D NA
D
I
FS
F1
D F2
I
EX
I D NA
I F1
D F2
EX
I D
F1
I D F2
F3
D
I
10 stall cycles = latency (11) - 1
F1
I D F2
F1
d
d
D
I
6 stall cycles = longest latency (8) - 2
F0 F1
I D
F0
d
d
D
I
5 stall cycles
F1
I D F2
F1
d
d
D
I
2 stall cycles
S
FS
S
F1
F2 FS
Effectively 1-cycle latency for consecutive
FTRC/STS instructions
S
FS
NA S
FS
F1
F2
FS
F2 FS
F1
F2 FS
F1
d F2 FS
F1
d F2
F1
F2
FS
F1
F2 FS
F0 F1
F2
FS
F0 F1
d F2
EX
MA
FS
F2 FS
F1
F2 FS
F1
d F2 FS
F1
d F2
F1
EX
NA S
Rev. 3.0, 04/02, page 203 of 1064
11-cycle latency
FS
FS
F1 F2
The registers are written-back
in program order.
7-cycle latency for lower FR
8-cycle latency for upper FR
FS FR3 write
FR2 write
F2 FS
EX
NA S
FS
S
FS
F2 FS