Texas Instruments OMAP5912 Reference Manual page 272

1 Architecture Overview
1.1 DSP Core
2 TMS320C55x DSP CPU Overview
2.1 On-Chip Memory
2.1.1 Power Conservation
2.2 Hardware Acceleration Modules
2.3 CPU Overview
3 DSP Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1 Internal Memory
3.2 Instruction Cache
3.2.1 Cache Memory Organization
3.2.2 Ramset Memory Organization
3.2.3 Instruction Cache Structure
3.2.4 Ramset Structure
3.2.5 Instruction Cache Operation
3.3 Instruction Cache Configuration
3.3.1 ST3 Control Register (ST3)
3.3.2 I/O Mapped Cache Control Registers
3.3.3 LVB and LRU Status Registers
3.4 I-Cache Operations
3.4.1 Enable and Disable I-Cache
3.4.2 Cache Functional Configuration
3.4.3 Ramset Functional Configuration
3.4.4 Freeze Mode
3.5 Configuration Examples
3.5.1 Example of Configuring and Enabling Two-Way Set-Associative Cache
3.5.2 Example of Configuring and Enabling Direct Map With One
3.5.3 Flush I-Cache
3.5.4 Flush Cache Line
3.5.5 Flush the n-Way I-Cache
3.5.6 Flush a
3.6 I-Cache Performance
3.6.1 Hit Time
3.6.2 Miss Penalty
SPRU750A
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Ramset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Ramset . . . . . . 34
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37
OMAP5912 9