STMicroelectronics STM32WLEx Reference Manual page 21

RM0461
21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544
21.2 AES main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544
21.3 AES implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
21.4 AES functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
21.4.1
21.4.2
21.4.3
21.4.4
21.4.5
21.4.6
21.4.7
21.4.8
21.4.9
21.4.10 AES Galois/counter mode (GCM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562
21.4.11 AES Galois message authentication code (GMAC) . . . . . . . . . . . . . . 567
21.4.12 AES counter with CBC-MAC (CCM) . . . . . . . . . . . . . . . . . . . . . . . . . . 569
21.4.13 AES data registers and data swapping . . . . . . . . . . . . . . . . . . . . . . . . 574
21.4.14 AES key registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
21.4.15 AES initialization vector registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
21.4.16 AES DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577
21.4.17 AES error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
21.5 AES interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
21.6 AES processing latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
21.7 AES registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
21.7.1
21.7.2
21.7.3
21.7.4
21.7.5
21.7.6
21.7.7
21.7.8
21.7.9
21.7.10 AES initialization vector register 1 (AES_IVR1) . . . . . . . . . . . . . . . . . . 587
21.7.11 AES initialization vector register 2 (AES_IVR2) . . . . . . . . . . . . . . . . . . 587
21.7.12 AES initialization vector register 3 (AES_IVR3) . . . . . . . . . . . . . . . . . . 587
AES block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
AES internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
AES cryptographic core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
AES procedure to perform a cipher operation . . . . . . . . . . . . . . . . . . . 551
AES decryption round key preparation . . . . . . . . . . . . . . . . . . . . . . . . 554
AES ciphertext stealing and data padding . . . . . . . . . . . . . . . . . . . . . . 554
AES task suspend and resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
AES basic chaining modes (ECB, CBC) . . . . . . . . . . . . . . . . . . . . . . . 555
AES counter (CTR) mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560
AES control register (AES_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
AES status register (AES_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
AES data input register (AES_DINR) . . . . . . . . . . . . . . . . . . . . . . . . . 584
AES data output register (AES_DOUTR) . . . . . . . . . . . . . . . . . . . . . . 584
AES key register 0 (AES_KEYR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585
AES key register 1 (AES_KEYR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585
AES key register 2 (AES_KEYR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586
AES key register 3 (AES_KEYR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586
AES initialization vector register 0 (AES_IVR0) . . . . . . . . . . . . . . . . . . 586
RM0461 Rev 5
Contents
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