STMicroelectronics STM32WLEx Reference Manual page 10

Contents
6.4.17
6.4.18
6.4.19
6.4.20
6.4.21
6.4.22
6.4.23
6.4.24
6.4.25
6.4.26
6.4.27
6.4.28
6.4.29
6.4.30
6.4.31
6.4.32
6.4.33
7 Hardware semaphore (HSEM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
7.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
7.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
7.3.1
7.3.2
7.3.3
7.3.4
7.3.5
7.3.6
7.3.7
7.3.8
7.4 HSEM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
10/1306
RCC AHB3 peripheral clock enable register (RCC_AHB3ENR) . . . . . 272
RCC APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . 273
RCC APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . 274
RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 275
RCC APB3 peripheral clock enable register (RCC_APB3ENR) . . . . . 276
RCC AHB1 peripheral clock enable in Sleep mode register
(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
RCC AHB2 peripheral clock enable in Sleep mode register
(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
RCC AHB3 peripheral clock enable in Sleep and Stop mode register
(RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
RCC APB1 peripheral clock enable in Sleep mode register 1
(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
RCC APB1 peripheral clock enable in Sleep mode register 2
(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
RCC APB2 peripheral clock enable in Sleep mode register
(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
RCC APB3 peripheral clock enable in Sleep mode register
(RCC_APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
RCC peripherals independent clock configuration register
(RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 286
RCC control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . 288
RCC extended clock recovery register (RCC_EXTCFGR) . . . . . . . . . 291
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
HSEM block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
HSEM internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
HSEM lock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
HSEM write/read/read lock register address . . . . . . . . . . . . . . . . . . . . 299
HSEM unlock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
HSEM MASTERID semaphore clear . . . . . . . . . . . . . . . . . . . . . . . . . . 300
HSEM interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
AHB bus master ID verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
RM0461 Rev 5
RM0461