STMicroelectronics STM32WLEx Reference Manual page 19

RM0461
17.7.3
17.7.4
17.7.5
17.7.6
17.7.7
17.7.8
17.7.9
17.7.10 DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
17.7.11 DAC calibration control register (DAC_CCR) . . . . . . . . . . . . . . . . . . . 508
17.7.12 DAC mode control register (DAC_MCR) . . . . . . . . . . . . . . . . . . . . . . . 508
17.7.13 DAC channel1 sample and hold sample time register
17.7.14 DAC sample and hold time register (DAC_SHHR) . . . . . . . . . . . . . . . 510
17.7.15 DAC sample and hold refresh time register (DAC_SHRR) . . . . . . . . . 510
17.7.16 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
18 Voltage reference buffer (VREFBUF) . . . . . . . . . . . . . . . . . . . . . . . . . . 513
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
18.2 VREFBUF functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513
18.3 VREFBUF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
18.3.1
18.3.2
18.3.3
19 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
19.1 COMP introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
19.2 COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
19.3 COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
19.3.1
19.3.2
19.3.3
19.3.4
19.3.5
DAC channel1 12-bit right-aligned data holding register
(DAC_DHR12R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
DAC channel1 12-bit left aligned data holding register
(DAC_DHR12L1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
DAC channel1 8-bit right aligned data holding register
(DAC_DHR8R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
Dual DAC 12-bit right-aligned data holding register
(DAC_DHR12RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
Dual DAC 12-bit left aligned data holding register
(DAC_DHR12LD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
Dual DAC 8-bit right aligned data holding register
(DAC_DHR8RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
DAC channel1 data output register (DAC_DOR1) . . . . . . . . . . . . . . . . 507
(DAC_SHSR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
VREFBUF control and status register (VREFBUF_CSR) . . . . . . . . . . 514
VREFBUF calibration control register (VREFBUF_CCR) . . . . . . . . . . 514
VREFBUF register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515
COMP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
COMP pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
COMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519
Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519
Window comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519
RM0461 Rev 5
Contents
19/1306
40