Texas Instruments TMS320C6201 Reference Manual page 9

5.9 Resource Arbitration and Priority Configuration
5.9.1 DMA Auxiliary Control Register and Priority Between Channels
5.9.2 Switching Channels
5.10 DMA Channel Condition Determination
5.10.1 Definition of Channel Conditions
5.11 DMA Controller Structure
5.11.1 Read and Write Buses
5.11.2 DMA FIFO
5.11.3 Internal Holding Registers
5.11.4 DMA Performance
5.12 DMA Action Complete Pins
5.13 Emulation
6 EDMA Controller
This chapter describes the new enhanced DMA for the TMS320C6211/6711.
6.1 Overview
6.2 EDMA Terminology
6.3 Event Processing and EDMA Control Registers
6.4 Event Encoder
6.5 Parameter RAM (PaRAM)
6.5.1 EDMA Transfer Parameter Entry
6.6 EDMA Transfer Parameters
6.6.1 Options Parameter
6.6.2 SRC/DST Address
6.6.3 Element Count
6.6.4 Frame/Array Count
6.6.5 Element/(Frame/Array) Index
6.6.6 Element Count Reload
6.6.7 Link Address
6.7 Initiating an EDMA Transfer
6.7.1 Synchronization of EDMA Transfers
6.8 Types of EDMA Transfers
6.8.1 Non-2Dimensional Transfers
6.8.2 2-Dimensional Transfers
6.9 Linking EDMA Transfers
6.10 Element Size and Alignment
6.11 Element and Frame/Array Count Updates
6.11.1 Element Count Reload (ECRLD)
6.12 Src/Dst Address Updates
6.13 EDMA Interrupt Generation
6.13.1 EDMA Interrupt Servicing by the CPU
6.13.2 Chaining EDMA Channels by an Event
6.14 Resource Arbitration and Priority Processing
6.15 EDMA Performance
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