Texas Instruments TMS320C6201 Reference Manual page 16

Figures
5-1 DMA Controller Interconnect to TMS320C6201/C6202/C6701
Memory-Mapped Modules
5-2 DMA Channel Primary Control Register
5-3 DMA Channel Secondary Control Register
5-4 TMS320C6202 Secondary Control Register
5-5 DMA Channel Transfer Counter Register
5-6 DMA Global Count Reload Register Used As Transfer Counter Reload
5-7 Synchronization Flags
5-8 DMA Channel Source Address Register
5-9 DMA Channel Destination Address Register
5-10 DMA Global Index Register
5-11 DMA Global Address Register Used for Split Address
5-12 DMA Auxiliary Control Register
5-13 Generation of DMA Interrupt for Channel x From Conditions
5-14 DMA Controller Data Bus Block Diagram
6-1 TMS320C6211/C6711 Block Diagram
6-2 EDMA Controller
6-3 Event Register (ER)
6-4 Event Enable Register (EER)
6-5 Event Clear Register (ECR)
6-6 Event Set Register (ESR)
6-7 Parameter Storage for an EDMA Event
6-8 Options Bit-Fields
6-9 Non-2D R/W Sync EDMA Transfer Without Frame Sync
6-10 Non-2D EDMA Transfer With Frame Sync
6-11 Read/Write Synchronized 2-D Transfer (No Frame Sync)
6-12 Frame Synchronized 2-D Transfer
6-13 Linked EDMA Transfer
6-14 Channel Interrupt Pending Register (CIPR)
6-15 Channel Interrupt Enable Register (CIER)
6-16 Channel Chain Enable Register (CCER)
6-17 Priority Queue Status Register(PQSR)
6-18 QDMA Memory-Mapped Registers
6-19 QDMA Pseudo Registers
6-20 QDMA Options Register (QDMA_OPT, QDMA_S_OPT)
7-1 TMS320C6201/C6701 Block Diagram
7-2 TMS320C6211/C6711 Block Diagram
7-3 HPI Block Diagram
7-4 HPI Block Diagram of TMS320C6211/C6711
7-5 Select Input Logic
7-6 HPI Read Timing (HAS Not Used, Tied High)
7-7 HPI Read Timing (HAS Used)
7-8 HPI Write Timing (HAS Not Used, Tied High)
7-9 HPI Write Timing (HAS Used)
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