Texas Instruments TMS320C6201 Reference Manual page 19

11–12 Data Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
11–13 2-Bit Data Delay Used to Discard Framing Bit
11–14 AC97 Dual-Phase Frame Format
11–15 AC97 Bit Timing Near Frame Synchronization
11–16 McBSP Standard Operation
11–17 Receive Operation
11–18 Transmit Operation
11–19 Maximum Frame Frequency Transmit and Receive
11–20 Unexpected Frame Synchronization With (R/X)FIG = 0
11–21 Unexpected Frame Synchronization With (R/X)FIG = 1
11–22 Maximum Frame Frequency Operation With 8-Bit Data
11–23 Data Packing at Maximum Frame Frequency With (R/X)FIG = 1
11–24 Serial Port Receive Overrun
11–25 Serial Port Receive Overrun Avoided
11–26 Decision Tree Response to Receive Frame Synchronization Pulse
11–27 Unexpected Receive Synchronization Pulse
11–28 Transmit With Data Overwrite
11–29 Transmit Empty
11–30 Transmit Empty Avoided
11–31 Response to Transmit Frame Synchronization
11–32 Unexpected Transmit Frame Synchronization Pulse
11–33 Companding Flow
11–34 Companding Data Formats
11–35 Transmit Data Companding Format in DXR
11–36 Companding of Internal Data
11–37 Clock and Frame Generation
11–38 Sample Rate Generator
11–39 Sample Rate Generator Register (SRGR)
11–40 CLKG Synchronization and FSG Generation When GSYNC = 1
and CLKGDV = 1
11–41 CLKG Synchronization and FSG Generation When GSYNC = 1
and CLKGDV = 3
11–42 Programmable Frame Period and Width
11–43 ST-BUS and MVIP Example
11–44 Single-Rate Clock Example
11–45 Double-Rate Clock Example
11–46 Multichannel Control Register
11–47 Element Enabling by Subframes in Partitions A and B
11–48 XMCM Operation
11–49 Receive Channel Enable Register (RCER)
11–50 Transmit Channel Enable Register (XCER)
11–51 DX Timing for Multichannel Operation
11–52 SPI Configuration: McBSP as the Master
11–53 SPI Configuration: McBSP as the Slave
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Figures
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Contents
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xix