ST STM32F405 Reference Manual page 6

Contents
6.3.16
6.3.17
6.3.18
6.3.19
6.3.20
6.3.21
6.3.22
6.3.23
6.3.24
6.3.25
6.3.26
7 Reset and clock control for
STM32F405xx/07xx and STM32F415xx/17xx(RCC) . . . . . . . . . . . . . . 213
7.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
7.1.1
7.1.2
7.1.3
7.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
7.2.1
7.2.2
7.2.3
7.2.4
7.2.5
7.2.6
7.2.7
7.2.8
7.2.9
7.2.10
7.2.11
7.3 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
7.3.1
7.3.2
7.3.3
6/1749
RCC AHB2 peripheral clock enable in low power mode register
(RCC_AHB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
RCC AHB3 peripheral clock enable in low power mode register
(RCC_AHB3LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
RCC APB1 peripheral clock enable in low power mode register
(RCC_APB1LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
RCC APB2 peripheral clock enabled in low power mode register
(RCC_APB2LPENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
RCC Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 199
RCC clock control & status register (RCC_CSR) . . . . . . . . . . . . . . . . 200
RCC spread spectrum clock generation register (RCC_SSCGR) . . . . 202
RCC PLLI2S configuration register (RCC_PLLI2SCFGR) . . . . . . . . . 203
RCC PLL configuration register (RCC_PLLSAICFGR) . . . . . . . . . . . . 206
RCC Dedicated Clock Configuration Register (RCC_DCKCFGR) . . . 207
RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
PLL configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
RTC/AWU clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Internal/external clock measurement using TIM5/TIM11 . . . . . . . . . . . 222
RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 224
RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 226
RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 228
RM0090 Rev 18
RM0090