ST STM32F405 Reference Manual page 37

RM0090
37.6.2
37.6.3
37.6.4
37.6.5
37.6.6
37.6.7
37.6.8
37.7 SDRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1663
37.7.1
37.7.2
37.7.3
37.7.4
37.7.5
37.8 FMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1680
38 Debug support (DBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1683
38.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1683
38.2 Reference Arm® documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1684
38.3 SWJ debug port (serial wire and JTAG) . . . . . . . . . . . . . . . . . . . . . . . . 1684
38.3.1
38.4 Pinout and debug port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1685
38.4.1
38.4.2
38.4.3
38.4.4
38.5 STM32F4xx JTAG TAP connection . . . . . . . . . . . . . . . . . . . . . . . . . . . 1688
38.6 ID codes and locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1690
38.6.1
38.6.2
38.6.3
38.6.4
38.7 JTAG debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1691
38.8 SW debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1693
38.8.1
38.8.2
NAND Flash / PC Card supported memories and transactions . . . . . 1650
Timing diagrams for NAND Flash memory and PC Card . . . . . . . . . 1650
NAND Flash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1651
NAND Flash prewait functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . 1652
Computation of the error correction code (ECC)
in NAND Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1653
PC Card/CompactFlash operations . . . . . . . . . . . . . . . . . . . . . . . . . . 1654
NAND Flash/PC Card controller registers . . . . . . . . . . . . . . . . . . . . . 1656
SDRAM controller main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1663
SDRAM External memory interface signals . . . . . . . . . . . . . . . . . . . . 1663
SDRAM controller functional description . . . . . . . . . . . . . . . . . . . . . . 1664
Low power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1671
SDRAM controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1674
Mechanism to select the JTAG-DP or the SW-DP . . . . . . . . . . . . . . . 1685
SWJ debug port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1686
Flexible SWJ-DP pin assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1686
Internal pull-up and pull-down on JTAG pins . . . . . . . . . . . . . . . . . . . 1687
Using serial wire and releasing the unused debug pins as GPIOs . . 1688
MCU device ID code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1690
Boundary scan TAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1691
®
Cortex -M4 with FPU TAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1691
®
Cortex -M4 with FPU JEDEC-106 ID code . . . . . . . . . . . . . . . . . . . . 1691
SW protocol introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1693
SW protocol sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1693
RM0090 Rev 18
Contents
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