40. Double-precision FCMP: 2 issue cycles
FCMP/EQ,FCMP/GT
D
I
41. Double-precision FDIV/SQRT: 1 issue cycle
FDIV, FSQRT
D
I
42. FIPR: 1 issue cycle
I
D
43. FTRV: 1 issue cycle
D
I
Notes:
: Cannot overlap a stage of the same kind, except when two instructions are
??
executed in parallel.
: Locks D-stage
D
: Register read only
d
: Locks, but no operation is executed.
??
: Can overlap another f1, but not another F1.
f1
F1
F2
D
F1
F2
F1
F2
d
F1
F3
F0
F1
F0
F1
F2
d
F0
F1
F0
d
d
Figure 8.2 Instruction Execution Patterns (cont)
FS
FS
FS
F2
F1
F2
FS
FS
FS
F2
F1
F2
F0
F1
F2
FS
F1
F2
FS
F1
F2
FS
F2
FS
Rev. 4.0, 04/00, page 155 of 850
FS