ST STM32F423 Reference Manual page 21

RM0430
23.6.1
23.6.2
23.6.3
23.6.4
24 AES hardware accelerator (AES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
24.2 AES main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 691
24.3 AES implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
24.4 AES functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
24.4.1
24.4.2
24.4.3
24.4.4
24.4.5
24.4.6
24.4.7
24.4.8
24.4.9
24.4.10 AES Galois/counter mode (GCM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 712
24.4.11 AES Galois message authentication code (GMAC) . . . . . . . . . . . . . . 717
24.4.12 AES counter with CBC-MAC (CCM) . . . . . . . . . . . . . . . . . . . . . . . . . . 719
24.4.13 .AES data registers and data swapping . . . . . . . . . . . . . . . . . . . . . . . . 724
24.4.14 AES key registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
24.4.15 AES initialization vector registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
24.4.16 AES DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 726
24.4.17 AES error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729
24.5 AES interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 729
24.6 AES processing latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 730
24.7 AES registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 731
24.7.1
24.7.2
24.7.3
24.7.4
24.7.5
24.7.6
Control register (WWDG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 688
Configuration register (WWDG_CFR) . . . . . . . . . . . . . . . . . . . . . . . . . 689
Status register (WWDG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689
WWDG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690
AES block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
AES internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692
AES cryptographic core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693
AES procedure to perform a cipher operation . . . . . . . . . . . . . . . . . . . 698
AES decryption key preparation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 702
AES ciphertext stealing and data padding . . . . . . . . . . . . . . . . . . . . . . 703
AES task suspend and resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704
AES basic chaining modes (ECB, CBC) . . . . . . . . . . . . . . . . . . . . . . . 705
AES counter (CTR) mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710
AES control register (AES_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 731
AES status register (AES_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 734
AES data input register (AES_DINR) . . . . . . . . . . . . . . . . . . . . . . . . . 735
AES data output register (AES_DOUTR) . . . . . . . . . . . . . . . . . . . . . . 736
AES key register 0 (AES_KEYR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 736
AES key register 1 (AES_KEYR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 737
RM0430 Rev 8
Contents
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